Устройство для умножения

Устройство для умножения

Иллюстрации

Показать все

Реферат

 

УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ, содержащее табличный блок умножения и табличный блок суммирования, о тличающееся тем, что, с целью сокращения оборудования, в него введены два блока памяти, два мультиплексора, буферный регистр и блок микропрограммного управления, который содержит триггер, управляемый генератор импульсов, счетчик, блок памяти микропрограмм и две группы элементов И, причем входы множимого и множителя устройства соединены с первыми информационными входами первого и второго мул.ьтиплексоров соответственно , вторые информационные входы которых соединены с выходом пер-, вого блока памяти, первый информационньм вход которого соединен с выходом табличного блока умножения и с первым информационным входом второго блока памяти, второй информационный вход которого соединен с вторым информационным входом первого блока памяти и выходом табличного блока суммирования, информационный вход которого соединен с информационным входом .табличного блока умножения , выходом произведения устройства и выходом буферного регистра, первый информационный вход которого соединен с выходом первого мультиплексора , третий информационный вход которого соединен с выходом второго блока памяти и третьим информационным входом второго мультиплексора, выход которого соединен с вторым информационным входом буферного регистра, а в блоке микропрограммного управления тактовый вход устройства сос единен с установочным входом, триггера, прямой выход которого (Л соединен с управляюпи1м входом управляемого генератора импульсов, прямой выход которого соединен с управляющим входом элементов И первой группы и счетным входом счетчика, вход сброса которого соединен с инверсным выходом триггера, а выходы Vj с адресными входами блока памяти микО ) ропрограмм, первый, второй, третий и четвертый выходы которого соединены 00 1C с входами соответствующих элементов И второй группы, управляющий вход коел торых соединен с инверсным выходом управляемого генератора импульсов, выходы элементов И второй группы входами соединены соответственно с управления режимом записи первого и второго блоков памяти, с входом сброса триггера и выходом управления выводом результата умножения устройства, пятый вькод блока памяти микропрограмм соединен с управляющими входами табличных блоков умножения и суммирования, шестой и седьмой

. СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

„„SU„,. 317 2 (51)4 G 06 F 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

Н ABT0PCHGMY СВИДЕТЕЛЬСТВУ (21) 3749492/24-24 (22) 30.03.84 .(46) 30,08.85.Бюл. Н - 32 (72) В.А.Кривего, Н.Н.Прокопенко, Л.Д.Барашкова и В.В.Кривего (7l) Шахтинский технологический институт бытового обслуживания (53) 681.325(088.8) (56) Соловьев Г.Н.Арифметические устройства ЭВМ. М.: Радио, с.129, рис ° 5.2.

Потапов В.И. и др. Быстродействующие АЛУ ЦВМ 1 учебное пособие ).

Новосибирск, 1978, с.9-15,рис.1.3 ° 2. (54)(57) УСТРОЙСТВО 1ЛЯ УМНОЖЕНИЯ, содержащее табличный блок умножения и табличный блок суммирования, о тл и ч а ю щ е е с я тем, что, с целью сокращения оборудования, в него введены два блока памяти, два мультиплексора, буферный регистр и блок микропрограммного управления, который содержит триггер, управляемый генератор импульсов, счетчик, блок памяти микропрограмм и две группы элементов И, причем входы множимого и множителя устройства соединены с первыми информационными входами первого и второго мультиплексоров соответственно, вторые информационные входы которых соединены с выходом первого блока памяти, первый информационный вход которого соединен с выходом табличного блока умножения и с первым информационным входом второго блока памяти, второй информационный вход которого соединен с вторым информационным входом первого блока памяти и выходом табличного блока суммирования, информационный вход которого соединен с информационным входом табличного блока умножения, выходом произведения устройства и выходом буферного регистра, первый информационный вход которого соединен с выходом первого мультиплексора, третий информационный вход которого соединен с выходом второго блока памяти и третьим информационным входом второго мультиплексора, выход которого соединен с вторым информационным входом буферного регистра, а в блоке микропрограммного управления тактовый вход устройства со- д единен с установочным входом, З триггера, прямой выход которого соединен с управляющим входом управляемого генератора импульсов, С прямой выход которого соединен с управляющим входом элементов И первой группы и счетным входом счетчика, вход сброса которого соединен с инверсным выходом триггера, а выходы— с адресными входами блока памяти мик- ) ропрограмм, первый, второй, третий и фф четвертый выходы которого соединены фф с входами соответ ствующих элементов фф

И второй группы, управляющий вход ко- торых соединен с инверсным выходом управляемого генератора импульсов, выходы элементов И второй группы соединены соответственно с входами управления режимом записи первого и второго блоков памяти, с входом сбро" са триггера и выходом управления выводом результата умножения устройства, пятый выход блока памяти мик-. ропрограмм соединен с управляющими входами табличных блоков умножения и суммирования, шестой и седьмой

11 . выходы блока памяти микропрограмм соединены с входами соответствующих элементов И первой группы, выходы которых соединены соответственно с входами упраВлейия режимом эапйси старших и младших разрядов буферного

76325 . регистра, восьмой, девятый, десятый и одиннадцатый выходы блока памяти микропрограмм соединены соответственно с адресными входами первого и второго блоков памяти и первого и второго мультиплексоров.

Изобретение относится к вычислительной технике и может быть использовано в универсальных вычислительных машинах, Целью изобретения является сокращение оборудования, На фиг, 1 представлена функциональная схема устройства, на фиг,2функциональная схема блока микропрограммного управления; на фиг.3— временная диаграмма работы блока; на фиг ° 4 — форматы для внешнего представления операндов; на фиг,5 блок-схема алгоритма умножейия.

Устройство для умножения(фиг.i) содержит входы множимого 1 и множи- . теля 2 устройства, первый 3 и вто. рой 4 мультиплексоры, буферный регистр 5, табличные блоки умножения 6 и суммирования 7, первый 8 и второй 9 блоки памяти, блок 10 микропрограммного управления, выход результата 11 устройства.

Блок микропрограммного управления

10 (фиг,2 ) содержит блок 12 памяти микропрограмм, генератор импульсов

13, счетчик 14, триггер 15, две группы элементов И 16 и 17, тактовый вход !8 устройства, Мультиплексоры.3 и 4 необходимы для коммутации групп разрядов множимого, множителя.,и информации(частичных сумм и частичных произведений), хранящейся в блоках памяти

8и9, Блоки памяти 8 и 9 необходимы для хранения старшей и младшей частей, частичного произведения и частичной суммы соответственно. Зти блоки; могут быть выполнены в виде одного

ОЗУ.

Табличные блоки умножения 6 и суммирования 7 могут быть выполнены в виде адресуемой матрицы ПЗУ, в которой размещены две таблицы (сум" мы и произведения ), 2

Блок 10 микропрограммного управления необходим для формирования микропрограммы для реализации алгоритма умножения, 5

Блок памяти микропрограмм 12 блока 10 представляет собой матрицу ПЗУ в которой зафиксированы микропрограммы управления устройством, т.е. последовательность микрокоманд У - У

1 С и адресных кодов А — А

Генератор импульсов !2 блока 10 обеспечивает генерацию тактовой частоты устройства.

Счетчик 14 блока 10 реализует адресацию блока памяти микропрограмм

12 и динамику работы устройства.

Триггер 15 блока 10 обеспечивает запуск и останов устройства.

Группы элементов И 16 и 17 блока

10 формируют выходные микрокоманды.

В качестве выходной информации блока микропрограммного управления являются. А1 †.группа разрядов, предназначенная для адресации первого блока памяти 8; А — группа разрядов для адресации второго блока памяти 9.;

A>„ A< — группа адресных разрядов для управления мультиплексорами 3 и

4 соответственно;У1,, У ды, определяющие режим Запись"/"×òå30 ние блоков памяти 8 и 9 соответственно," У, — микрокоманда, обеспечивающая выбор табличного блока умножения 6 или табличного блока суммирования 7;

У, yS — микрокоманды, обеспечивающие запись информация соответственно в старшую и младшую группу разря-. дов буферного регистра 5; У - мик» рокоманда, обеспечивающая сброс триг= гера 15, т.е. останов устройства;

У вЂ” микрокоманды, синхронизирующие вывод пары цифр конечных произведений, зафиксированных иа буферном регистре 5, Устройство для умножения рабо" . тает следующим образом.

176325 где n — разрядность операндов;

40 ш — разрядность групп(а,Ь,c и т.д.), на которые они разделены, Согласно фиг,4 частичные произо ведения (П„. )будут записаны в следую- 45 щей форме:

На вход устройства подаются чис-ленные значения множимого и множителя; предварительно приведенные к положительному знаку. Поступление операндов синхрониэируется поступлением синхроимпульсов СИ, передним фрон том которого устанавливается в единичное состояние триггер !5, сигналом с прямого выхода которого производится запуск генератора импульсов 13,.а сигналом с инверсного вы» хода снимается блокировка со счетчика 14 °

Серия тактирующих импульсов с прямого выхода генератора импульсов

13 поступает на счетный вход счетчика 14 и путем подсчета их на счет.чике 14 производится перебор (в естественном порядке) адресных кодов блока памяти микропрограммы 12, который осуществляется до тех пор, пока из блока памяти микропрограмм на вход триггера 15 не поступит микрокоманда У, которая обнуляет триггер, а он в свою очередь обнуляет содержимое счетчика 14.

За.время полного перебора на выходах блока микропрограммного управления формируется микропрограмма.

Всю микропрограмму можно условно разбить на несколько циклов. На первом цикле производится запись операндов (множимого и множителя ) в блоки памяти с одновременным вычислением частичных произведений.

Количество шагов N в этом цикле равно.

П,-ЬК=ПП,;

П =af=ПП

Пю = Ье = П П (2}

П7 = сй = П7П1

П = Ьа = П,"П, ; где П! - старшие разряды частичного произведения, П. — младшие разряды частичного

1 произведения.

Следовательно, в цикле записи операндов согласно выражениям (!) и (2) блоков микропрограммного управления будет выполнено Я одинаковых шагов, на каждом из которых счетчиком 14 сформируется соответствующий адрес микрокомандного слова. По это-!

О му адресу из блока памяти микропрограмм 12 выбираются соответствующие коды A и А, которые скоммутируют мультиплексоры 3 и 4.

Содержимое соответствующих групп !

5 разрядов множимого и множителя с выхода мультиплексора поступит на информационные входы регистра 8, где будут зафиксированы микрокомандами

У и У4 по задним их фронам. Причем микрокоманда У записывает содержи4 мое m разрядов, поступающих от мультиплексора 3, а микрокоманда У

S ш разрядов, поступающих от мультиплек сора 4.

Таким образом, в регистре 5 эафикеированы цифры исходных операндов, которые по мере поступления подаются

° / на входы табличного блока умножения

6; на адресный вход которого пода30 ется микрокоманда У, = 1 °

Частичные произведения на выходе табличного блока умножения 6 удерживаются до тех пор, пока на его входе удерживаются операнды (адрес ).

Затем формируются микрокоманды У.

1 и У, означающие режим записи в блоки памяти 8 и 9 по адресам А и А

2 сформированные синфаэно с А и А

5 4 блоком памяти микропрограмм 12 причем высокий потенциал микрокоманд

У1 и У обозначает (для блоков памяти 8 и 9) запись, низкий - считывание по соответствующим адресам(А

А,).

19

После проведения цикла записи частичных произведений в блоки памяти

8 и 9 информация с входов 1 и 2 мо жет быть снята, а блок микропрограммного управления сформирует Н цик50 лов частичных сумм, каждый из которых заканчивается вычислением соответствующей цифры конечного произведения.

N (3}

55 Вычисление частичных сумм производится с помощью табличного блока суммирования 7, на адресный вход которого подается микрокоманда У О, 11 76325

30 по соответствующим адресам. Адресами в этом случае как и в предыдущем являются коды слагаемых, подаваемых из блоков памяти 8 и 9, через муль" типлексоры 3 и 4.

Формирование частичных сумм (2.;) и конечных цифр произведения (П;)производится согласно следующим выражениям (применительно к разбиению операндов на группы согласно фиг. 4 ), 1 цикл П = П1

2 цикл 1„= П," + П . П

П2 — П + .2„ ПП где П,- перенос при образовании coZ1 ответствующей частичной суммыj

П вЂ” перенос от формирования цифры соответствующего конечного знака произведения, 20

3 цикл .Е = П q + Пп2

2 — 7. Z + П2 - П;

X.Ô ="Е3 + П9(-,П Ф + + П - П-; (6)

g + П П 25

1 3 -6 ПЗ

4 цикл K>= П7 3 + Пй

2.,=, + П, >,=- .Е, + П, 2..ц+ П у П ..12

2.1э= + "ь 8

2«= :„, + п> п „, П = 1+ + П 8 - П 11,1

5 цикл 11 = П г.ц + и 1

Xgg= 2 „ + П;с„

2„1= Еа + П Ен т + 110

«»„,+п - и, с z= 2 „у + П - П 2о

П = 22о+ П 11«

6 цикл 2,„= П Z„+ и 20 22= 12 + ПП

П, = X.22+ и", п„, Однако при выполнении алгоритма умножения исходные данные для образования i-й частичной суммы могут быть расположены в одном и том же блоке памяти. Тогда при записи в регистр 5 нх необходимо разнести по группам. Для этого используются перекрестные связи мультиплексоров 3 и 4, т,е. производится склеивание слагаемых, расположенных в одном и том же блоке памяти.

Зафиксированные на регистре 5 слагаемые через блок 7 идентифицируются в сумму, значение которой поступает на информационные входы блоков памяти 8 и 9, и при выработке блоком микропрограммного управления микрокоманды У пары цифр конечных произведений выводятся из уст" ройства.

) 176325

ы ам вами

Фиг 2. далкиУ

/Ф 12

Паралцелакий

ЙаиФ сю

euzu 14

ЮюмР &ож

nuvymu ми

ajp47pfhr iz

Фоэо Auo_#_a

hfU)Y+6A ОРЮФР ., 138 УФ У7 Уаэа миер конанд

У УХ

Фиг. Ю

1176325

Р 1

m fr 1) Рт Zn8it )Y

3ионо8в|В, фММф7РА/.Фие. 4

Фиг. 5

Составитель Е. Захарченко

Редактор А. Гулько Техред Q.Мигунова Корректор Л.Пилипенко

Заказ 8362/48 Таран 710 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г, Ужгород, ул. Проектная, 4

/anno стщйиих

pcrapso7oР фулф мюпйвр вщюФаГ