Арифметическое устройство в системе остаточных классов

Арифметическое устройство в системе остаточных классов

Иллюстрации

Показать все

Реферат

 

АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО В СИСТЕМЕ ОСТАТОЧНЫХ КЛАССОВ, содержащее блок памяти таблиц и два дешифратора , отличающееся тем, что, с целью расширения функциональных возможностей за счет вьшолнения преобразования кода из позиционной системы счисления в систе- . му остаточных классов и обратно, оно содержит два коммутатора, два сумматора , схему сравнения с нулем, два блока элементов запрета, блок памяти таблицы результата, рабочий регистр, а блок памяти таблиц содержит узлы памяти таблиц отрицательного произведения, положительного произведения, третьего операнда, старших констант и младших констант, причем входы первого и второго операндов устройства соединены с соответствующими входами первого сумматора и схемы сравнения с нулем, выход первого сумматора соединен с вхо-. дами узлов памяти таблиц отрицательного произведения и положительного произведения блока памяти таблиц, вы/ И 4 Jш ход схемы сравнения с нулем соединен с управляющими входами первого и второго блоков элементов запрета, информационные входы которых соединены соответственно с выходами узлов памяти отрицательного и положительного произведений блока памяти таблиц, входы третьего операнда и общих данных устройства соединены соответственно с первым входом узла памяти таблицы третьего операнда и входом узла памяти таблицы младпих констант блока памяти таблиц, выходы которых соединены соответственно с первым и вторым информационными входами первого (Л коммутатора, третий информационный вход которого соединен с выходом рабочего регистра и входом обпщх данных устройства, вход общего адреса которого соединен с входом узла памяти таблицы старших констант блока памяти таблиц и входом первого дешифратора , выходы которых соединены д : соответственно с первым информаОд ционным входом второго коммутатора 00 и с первым входом разрешения приема рабочего регистра, второй информационный и информационный входы которых соединены с выходом первого блока элементов запрета, выхрд второго блока элементов запрета соединен с третьим информационным входом второго коммутатора, выходы первого и второго коммутаторов соединены с соответствующими входами второгр сумматора, выход которого соединен через блок памяти таблицы результата с выходом результата устройства , вход кода операции устрой -. ства соединен с входом второго де

СО1ОЭ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

„„Я0„„1176326 (5!)4 G 06 F - ° Н

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ ц

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

p< . (2 I) 37!6975/24-24 (22) 27.03.84 (46) 30.08.85. Бюл . В 32 (72) В.M,Амербаев, В.Т.Бородин, В.Н.Колосов и П. И.Рец (71) Центральное конструкторское бюро уникального приборостроения Научно-технического объединения

AH СССР (53) 681.3(088.8 } (56) Авторское свидетельство СССР

У 549805, кл. G 06 F 7/72, 1973.

Авторское свидетельство СССР

У 419891, кл. G 06 F 7/72, 1972. (54)(57) АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО

В СИСТЕМЕ ОСТАТОЧНЫХ КЛАССОВ, содержащее блок памяти таблиц и два дешифратора, о т л и ч а ю щ е е.с я тем, что, с целью расширения функциональных возможностей за счет выполнения преобразования кода из позиционной системы счисления в систему остаточных классов и обратно, оно содержит два коммутатора, два сум.матора, схему сравнения с нулем, два блока элементов запрета, блок памяти таблицы результата, рабочий регистр, а блок памяти таблиц содержит узлы памяти таблиц отрицательного произведения, положительного произведения, третьего операнда, старших констант и младших констант, причем входы первого и второго операндов устройства соединены с соответствующими входами первого сумматора и схемы сравнения с нулем, выход первого сумматора соединен с вхо-. дами узлов памяти таблиц отрицательного произведения и положительного произведения блока памяти таблиц, выход схемы сравнения с нулем соединен с управляющими входами первого и второго блоков элементов запрета, информационные входы которых соединены соответственно с выходами узлов памяти отрицательного и положительного произведений блока памяти таблиц, входы третьего операнда и общих данных устройства соединены соответственно с первым входом узла памяти таблицы третьего операнда и входом узла памяти таблицы младших констант блока памяти таблиц, выходы которых соединены соответственно с первым и вто-д рым информационными входами первого коммутатора, третий информационный вход которого соединен с выходом рабочего регистра и входом общих дан- С ных устройства, вход общего адреса которого соединен с входом узла памяти таблицы старших констант блока памяти таблиц и входом первого де-

ФаЙ шифратора, выходы которых соединены соответственно с первым информационным входом второго коммутатора и с первым входом разрешения приема М рабочего регистра, второй информа- Ю ционный н информационный входы ко- ф,} торых соединены с выходом первого блока элементов запрета, выход второго блока элементов запрета соединен с третьим информационным входом второго коммутатора, выходы первого и второго коммутаторов соединены с соответствующими входами второ- го сумматора, выход которого соеди1 нен через блок памяти таблицы результата с выходом результата устройства, вход кода операции устрой". ства соединен с входом второго дешифратора, выходы с первого по четвертый которого соединены соответственно с вторым входом узла памяти таблицы третьего операнда блока па1176326 мяти таблиц, с управляющими входами первого, второго коммутаторов и вторым входом разрешения приема рабочего регистра.

Изобретение относится к вычислительной технике и предназначено для работы в вычислительных устройствах работающих в непозиционной системе счисления (остаточных классах ), с использованием индексного и вычетного представления кодов операндов.

Целью изобретения является расширение функциональных возможностей за счет выполнения преобразования SO кода из позиционной системы счисления в систему остаточных классов и обратно, На чертеже представлена схема арифметического устройства в системе остаточных классов.

Арифметическое устройство в системе остаточных классов содержит блок 1 памяти таблиц, содержащий уз-. лы 2-6 памяти таблиц соответствен- 2п но младших констант, старших консттант, отрицательного произведения, положительного произведения и третьего операнда, первый и второй дешифраторы 7 и 8, рабочий регистр 9 входы 10-15 кода операции, первого, второго, третьего операндов, общий данных, общего адреса устройства, первый и второй коммутаторы 16 и 17 схему 18 сравнения с нулем, блак 19 памяти таблицы результата, первый и второй сумматоры. 20 и 21, первый и второй блоки 22 и,23 элементов за" прета, выход 24 результата устройства, выходы 25-28 дешифратора 8.

3S

Арифметическое устройство в систе ме остаточных классов работает следующим образом.

При выполнении арифметических операций на входы 11 12 и 13 операндов

40 заносятся коды операндов в индексном представлении (ind à, ind В, ind с). На вход дешифратора 8 подается код с входа 10 кода операции.

В соответствии с кодом операции уст 45 ройство выполняет арифметическую опе2 рацию /+аВ tc/ в индексном предP ставлении, базовую операцию перевода непозиционного кода в позиционный (полиадический )код по алгоритму Танаки и операцию перевода позиционного кода в код системы остаточных классов.

Дешифратор 8 имеет четыре выхода.

Выход 25 (однобитовый ) соответствует знаку слагаемого, выход 26 (двухбитовый ) поступает на управляющий вхход коммутатора 16 и выбирает один иэ трех его входов, выход 27. (двухбитовый ) поступает на управляющий вход коммутатора 17 и выбирает один из трех его входов, выход 28 поступает на один из управляющих входов рабочего регистра 9.

При выполнении арифметической операции разрабатываются следующие значения выходных сигналов . выход 25 соответствует знаку операнда + с; выход 26 выбирает первый вход коммутатора 16; выход 27 соответствует знаку произведения +аВ и выбирает второй или третий вход коммутатора 17 при знаке "минус" или "плюс соответственно; выход 28 принимает запрещающее значение, При выполнении базовой операции перевода непозиционного кода в позиционный вырабатываются следующие значения выходных сигналов: выход 25 безразличен; выход 26 соответствует выбору третьего входа коммутатора 16, выход 27 соответствует выбору третьего входа коммутатора 17; выход 28 принимает разрешающее значение, При выполнении операции перевода позиционного кода в код СОК вырабатываются следующие значения выходных сигналов. выход 25 безразличен; выход.27 соответствует выбору первого входа коммутатора 17, выход 28 принимает запрещающее значение, выход

26 выбирает второй вход коммутатора 16, 1! 76326

Известно, что операция умножения двух чисел по шой р, где р — простое число, изоморфна операции сложения индексов этих чисел по mod(p-1) поэтому произведение операндов а и . 5

В выполняется суммированием ind а .и

ind В на сумматоре 20. Полученная сумма перекодируется с помощью узлов памяти таблиц положительного произведения 5 и отрицательного произведения 4 в коды вычетов I+aB/p и -аВIР соответственно. Таблицы реализуют преобразование + f(q(ind a

wind В),где q:ind а + ind В -

-у(1пс1 a+ind В) «<, f:ind o(fdfpnpnчем (-ФР=/Р-/ 7р /, Таблица положительного произведения для p=5 имеет вид

Входы 0 1 2, 3 4 5 6

Выходы 1 2 4 3 1 2 4

Таблица отрицательного произведения для p=5 имеет вид

Входы 0 1 2 3 . .4 5 6

Выходы 4 3 1 2 4 3 1

С входа 13 операнда с код поступает на вход узла 6 памяти таблицы операнда, которая реализует .преобразование 4f(ind с) в зависимости от .значения сигнала с дешифратора 8. С выхода узла 6 памяти таблицы операнда код +Е(аппо с) поступает 35 на первый вход коммутатора 16, В случае арифметической операции управляющий сигнал с выхода дешифратора 8, подаваемый на управляющий вход коммутатора 16, выбирает пер 40 вый вход, тогда вычет +f(ind с) подается на вход сумматора 21. Код операнда с выхода узла 5 памяти таблицы положительного произведения че,рез блок,23 элементов запрета посту- 45 пает на третий вход коммутатора 17.

Код операнда с выхода узла 4 памяти. таблицы отрицательного произведения через блок 22 элементов запрета подается на второй вход коммутатора 17 50 и вход рабочего регистра 9.. Блоки

22 и 23 пропускают входной код для изменения или обнуляют его в зависимости от сигнала на управляющем входе,. который подается со схемы 18 55 сравнения с нулем. Схема 18 сравнения с нулем выдает сигнал, если хотя бы один из операндов.ind а или

ind В является символом, соответствующим нулю в вычетном представлении. С выхода коммутатора 17 в зависимости от сигнала с дешифратора

8 вычет +f(q(ind а + ind В) ) или (q(ind а + ind В)) подается на вход сумматора 21. Код результата суммирования подается на вход блока

19 памяти таблицы результата, который реализует преобразование 2(m(x))

t где х — код на входе блока 19 памяти таблицы результата; m:х- 1х I

2:,-х1 - ind x.

;}

Таблица результата для р-5 имеет

Входы 0 1 2 3 4 5 6 7 8

Выходы + 0 1 3 1 + О 1 3,..., р. ярк jg0 > (1,..., .1) при 1 0, 1р " !.p; определяется соотноше,1 1 нием I р »q -р ° (P,.=l, причем рр (р„

C ) ° ° р1 модули СОК; k -количество модулей и число этапов рекурсии,:1я}=(у.,у,.-,"f } i где g. (Я/ . (p. (р (. - результат . преобразования Hà j-,ê этапе рекурсии; (i l

/4 /p — значение вычета по моJ дулю р рекуррентной переменной f c(J

° 4 на j-м этапе рекурсии.

Результатом перевода является полиаднческий код уь, у,..., м, Для выполнения базовой операцйи за один такт используется вход 14 общих данных, объединяющий модулярные секции по модулям р-.

При выполнении базовой операции перевода на входы ll и 12 операнС выхода блока 19 код индекса результата операции поступает на выход 24 устройства, Перевод непоэиционного кода в позиционный по алгоритму Танаки выполняется рекуррентно с помощью базовой операции перевода (a)-3 1 t )1-tß3;Начальным значением рекуррентной переменной fp(является непознционный код, который необходимо преобразовать в позиционный

1"}Р" . - "}"- }

I где (1п). — модулярные константы преобразования

1176326 дов подаются переменная $dJ и константа (m j «íà вход 15 общего адреса подается aqpec модулярной секции соответствующий номеру этапа рекурсии. Разрешающий сигнал с выхода дешифратора 8 подается на управляющий вход рабочего регистра 9, на другой управляющий вход которого подается сигнал с выхода дешифрато- 10 ра 7.

При наличие двух разрешающих сигналов на управляющих входах рабочего регистра 9 код отрицательного произведения с выхода узла 4 памяти таб- 15 лицы отрицательного произведения че рез регистр 9 передается на вход 14 общих данных, Одновременно управляющий сигнал с выхода дешифратора 8 . выбирает третий вход коммутатора 16 20 и передает код с входа 14 общих данных на второй вход сумматора 21.: Управляющий сигнал с выхода дешифраt тора 8 выбирает третий вход коммутатора 17, и код с выхода узла 5 памяти таблицы положительного про/ изведения поступает на первый вход сумматора 21, Результат выполнения базовой операции на j-м этапе рекурсии состоит иэ промежуточного ЗО значения рекуррентной переменной Я,« которое получается на выходе 24 результата, и j-й компоненты полиадического кода с отрицательным знаком на входе 14 общих данных. 35

Для выполнения перевода непозиUHoHHoI Î кода В позиционный по ал горитму Танаки в СОК с модулями р, р ... р необходимо 1с предо .1 . «с-3 лагаемых устроиств, объединенных 40 входом общих данных и входам общего адреса, Алгоритм Танаки выполняется с помощью k -рекуррентных базовых. операций.

Перевод позиционного кода В в непозиционный код (Mj выполняется суммированием модулярных констант, .соответствующих младшему байту и старшему байту позиционного кода.

Если В и  — младший и старший .Ц байты йозиционного кода соответственно, то соответствующие модулярные константы М«, и М <. по модулю р. определяются следующими соотно"

1 шениями:

"„-(вв„l, e„=le„ l где ф В двухбайный позиционный

«, код, у кот оро го ст арший байт является нулевым, а младший равен В„;

В««ф — двухбайтнь!й позиционный код, у которой старший байт равен Вн, а младший байт является нулевым.

Тогда выполняется соответствие

В = В„Ф +ФВ«, (М) где M . = (М в«. + M «„(<

Р1

При выполнении операции перевода на вход 14 общих данных и вход 15 обшего адреса подаются коды В« и

В® соответственно,,С входов 14 и 15 коды В« и В«« поступают на входы узлов 2 и 3 памяти таблиц младших констант и старших констант. Управляющие сигналы с выхода дешифратора 8 выбирают соответствующие входы коммутатора 16 и коммутатора 17, так что соответствующие модулярные константы М« ° и М«« с выхода поступа-. ют на сумматор 21, на котором выполняется операция перевода; Резуль- тат операции поступает на выход 24 результата устройства.

1176326

Со ст ави тель А, Клюе в

Редактор И.Рыбченко Техред C.ÈèãóíîâàÊîððåêòoð: Ë.Ïèëèïåíêî

Заказ 5362/48 Тираж 710 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035 ° Москва, Ж-35, Раушскан наб,, д 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4