Устройство для сопряжения модулей вычислительной системы с общей шиной

Устройство для сопряжения модулей вычислительной системы с общей шиной

Иллюстрации

Показать все

Реферат

 

УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ МОДУЛЕЙ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЫ С ОБЩЕЙ ШИНОЙ, содержащее элемент ИЛИ, дешифратор, первый триггер, первый элемент И, первый блок сравнения и первый регистр, причем группа выходов дешифратора образует информационный выход устройства, первый вход первого блока сравнения соединен с первым входом первого регистра и является информационным входом устройства, выход элемента ИЛИ является выходом записи устройства, первый выход дешифратора соединен с единичным входом первого триггера, нулевой вход которого соединен с вторым выходом дешифраторе, выход первого регистра соединен с вторым входом первого блока сравнения, выход которого соединен с первым входом первого элемента И, второй вход которого соединен с выходом первого триггера, отличающееся тем, что, с целью повьш1ения быстро действия, в-него введены второй блок сравнения, второй регистр, одновибратор , два триггера и семь элементов И, причем первый вход второго регистра соединен с первым входом второго блока сравнения и первым входом первого регистра, второй вход второго блока сравнения является входом задания адреса устройства, вход одновибратора соединен с вторым входом второго регистра и нулевым входом второго триггера и является входом обмена устройства, выход второго элемента И является выходом чтения устройства, нулевой вход третьего триггера соединен с первым входом третьего элемента И и является входом ответа устройства, первый вход второго элемента И соединен с § выходом четвертого элемента И и является входом чтения данных устройства , выход третьего элемента И соединен .с первым входом пятого элемента И и является выходом ответа устройства, первый вход шестого элемента И соединен с первым входом седьмого элемента И и является входом записи данных устройства, выход второго блока сравнения соединен с первым входом восьмого элемента И, второй вход которого соединен с выходом :л одновибратора, третьим входом первоК го элемента И и первым входом четвертого элемента И, второй вход которого соединен с единичным выходом треть-его триггера ft вторым входом пятого элемента И, выход которого соединен с первым входом элемен а ИЛИ, второй вход которого соединен с выходом седьмого элемента И, второй вход которого соединен с вторыми входами второго и третьего элементов И и выходом второго 1риггера, единичный вход которого соединен с выходом восьмого элемента И и третьим входом второго ре

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСИИХ

РЕСПУБЛИН (5!)4 G 06 F 13/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPGHOlVlY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3724854/24-24 (22) 30.03.84 (46) 15.09.85. Бюл. и 34 (72) А.С. Галуза, Г.К. Цуканов и Т.А. Яркова (53) 681.325(088.8) (56) Авторское сзидетельство СССР

N 941963, кл. С 07 F 3/04, 1983.

Авторское свидетельство СССР

В 1001075, кл. С 06 F 3/04, 1983. (54) (57) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ

МОДУЛЕЙ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЫ С ОЬЩЕЙ ШИНОЙ, содержащее элемент ИЛИ, дешифратор, первый триггер, первый элемент И, первый блок сравнения и первый регистр, причем группа выходов дешифратора образует информационный выход устройства, первый вход первого блока сравнения соединен с первым входом первого регистра и является информационным входом устройства, выход элемента ИЛИ является выходом записи устройства, первый выход дешифратора соединен с единичным входом первого триггера, нулевой вход которого соединен с вторым выходом дешифратор4, выход пер« вого регистра соединен с вторым входом первого блока сравнения, выход которого соединен с первым входом первого элемента И, второй вход которого соединен с выходом первого триггера, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в-него введены второй блок сравнения, второй регистр, одновибратор, два триггера и семь эле.ментов И, причем первый вход второго регистра соединен с первым входом

„„SU, 1179357 A второго блока сравнения и первым входом первого регистра, второй вход второго блока сравнения является входом задания адреса устройства, вход одновибратора соединен с вторым входом второго регистра и нулевым входом второго триггера и является входом обмена устройства, выход второго элемента И является выходом чтения устройства, нулевой вход третьего триггера соединен с первым входом третьего элемента И и является входом ответа устройства, первый вход второго элемента И соединен с выходом четвертсго элемента И и является входом чтения данных устройства, выход третьего элемента И соединен с первым входом пятого элемента И и является выходом ответа устройства, первый вход шестого элемента И соединен с первым входом седьмого элемента И и является входом записи данных устройства, выход второго блока сравнения соединен с первым входом восьмого элемента И, второй вход которого соединен с выходом одновибратора, третьим входом первого элемента И и первым входом четвер-, того элемента И, второй вход которого соединен с единичным выходом третьего триггера и вторым входом пятого элемента И, выход которого соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом седьмого элемента И, второй вход которого соединен с вторыми входами второго и третьего элементов И и выходом второго триггера, единичный вход которого соединен с выходом восьмого элемента И и третьим входом второго регистра, выход которого соединен с входом дешифратора, второй вход шестого элемента И соединен с единичным входом первого триггера, второй вход первого регистра соединен с выходом

1179357 шестого элемента И, выход первого элемента И соединен с единичным входом третьего триггера, нулевой выход, которого соединен с третьим входом второго элемента И, Изобретение относится к вычислительной технике и может быть использовано для обмена информацией между модуля 4 вычислительной системы с общей шиной, в частности, по интер- 5 фейсу межмодульному МПЙ (OCT 11 305.903-80).

Цель изобретения — повышение быстродействия путем совмещения операций чтения и записи при трансляции инфор- l0 мации.

На фиг. 1 представлена структурная схема устройства; на фиг. 2 временная диаграмма сигналов магистрали интерфейса МПИ (ОСТ 11 365.903-80);15 на фиг. 3 -. структурная схема систе . мы с использованием предлагаемого устройства.

Устройство содержит блоки 1 и 2 сравнения, одновибратор 3, регистры 4 2р и 5, дешифратор 6, триггеры 7-9, элементы И 10-17 элемент ИЛИ 18, шину

АД 19, вход 20 задания адреса, линия ОБМ (" Обмен" ) 21, ДЧТ (" Чтение данных")

22, ОТВ (" Ответ" ) 23 и ДЗП (" Запись 25 данных") 24 магистрали интерфейса

МПИ, линии управляющих сигналов 25, "Чтение" 26 ° "Ответ", 27 и "Запись"

28 исполнительного устройства.

Устройство в целом обеспечивает сопряжение произвольного модуля с магистралью МПИ и формирование управляющих сигналов для исполнительной части модуля в соответствии с командой, принятой из магистрали.

Обмен информацией между двумя модулями, подключенньыи к магистрали, строится по принципу: ведуший модуль (ведущий) - ведомый модуль (ведомый).

Ю

Шина адресов и данных АД является двунаправленной и используется ведушим как адресная для выбора ведомого и как линия данных при обме,не информацией между модулями, подключенными к магистрали, Передача адресов и данных производится асинхронным способом с использованием управляющих сигналов

ОБМ, ДЧТ, ДЗП и ОТВ. Интерфейс предусматривает адресный обмен посредством операций "Чтение" и "Запись", Адресный ормен начинается с общей для всех операций передачи адреса, выполняемой в следующей последовательности (фиг. 2); — ведущий устанавливает на линиях

АД адрес, определяющий ведомого (моменты t(и н), и сигнал ОБМ

"а H tl2)1

- модули, подключенные к магистрали, опознают адрес методом сравнеййя определенных полей АД с собственным адресом и при сравнении запоминают по переднему фронту сигнала

ОБМ необходимые поля АД. Модуль, опознавшнй адрес, становится ведомым; — ведущий через фиксированное время после переднего фронта сигнала

ОБМ снимает адрес с линий АД (моменt3 ti3) 3 — ведущий выполняет одну из операций "Чтение" или "Запись".

В операции "Чтение" устанавливается следующая последовательность (фиг. 2):

- ведушнй устанавливает сигнал ДЧТ (момент t ); — ведомый в ответ на сигнад ДЧТ устанавливает данные на линиях АД (момент t 5) и с некоторой задержкой сигнал ОТВ (момент и ); — ведущий принимает данные с линий АД и снимает сигнал ДЧТ (момент

tz); — ведомый после снятия сигнала

ДЧТ снимает сигнал ОТВ (момент t8) и данные (момент t>); — ведущий снимает сигнал ОБМ (момент t,ð).

1179357

В операции Запись" устанавливается следующая последовательность. (фиг. 2): — ведущий устанавливает данные на линиях Ал (момент t>) и сигнал

ДЗП (момент t 4); — ведомый принимает информацию с линий АД и устанавливает сигнал

ОТВ (момент, ); — ведущий снимает сигнал ДЗП (момент t,<) и данные (момент 1 ); — ведомый снимает сигнал ОТВ (момент tg) — ведущий снимает сигнал ОБМ (мо!

Устройство работает в двух режимах: разделенном и совмещенном, В разделенном режиме в каждом цикле обмена выполняется одна из операций "Чтение" или "Запись", зада- 20 ваемая ведущим. В совмещенном режиме выполняется одна из операций разделенного режима (" Чтение" или "Запись") или совмещенная операция

"Чтение — запись".

В разделенном режиме по шине

АД 19 от ведущего модуля (процессора) передается адрес выбираемого модуля одновременно с сигналом по линии ОБМ 21. По переднему фронту З0 сигчала ОБМ одновибратором 3 формируется одиночный импульс, длительность которого должна быть равной установленному дисциплиной обмена по магистрали N!IH времени передачи З5 адреса. При сравнении адреса, нахо дящегося на шине АД 19, с собственным адресом, находящимся. на входе задания адреса 20 устройства, по сигналу с выхода блока 1 сравнения 40 и сформированному одновибратором 3 одиночному импульсу через элемент

И 11 устанавливается триггер 8, Сигнал с выхода этого триггера разрешает прохождение сигнала с линии 45

ДЧТ 22 через элемент И 15 на линию

26 "Чтение" для исполнительного устойства в операции "Чтение", сигнала с линии ДЗП 24 через элемент И 17 и элемент ИЛИ 18 на линию 28."Запись™50 в операции "Запись" и сигнала с линии 27 "Ответ" от исполнительного устройства через элемент И 16 на линию 23 ОТВ магистрали в обеих операциях. По переднему фронту сигнала

ОБМ при сравнении адреса через элемент И 11 записываются с шины АД 19 в регистр необходимые поля, содержащие информацию для управления. В соответствии с принятым содержимым регистра 5 дешифратор 6 формирует управляющие сигналы, часть из которых используется в устройстве, а часть выдается в исполнительное устройство по линиям 25.

По сигналу с первого выхода дешифратора 6 включается триггер 7, задающий совмещенный режим, через элемент

И 10 разрешается ввод с шины АД 19 во время операции "Запись" дополнительного адреса в регистр 4. По сигналу с второго выхода триггер 7 выключается, запрещая совмещенный режим.

Таким образом, в разделенном режиме устройство участвует в обмене в качестве ведомого и только в циклах, в которых опознается собственный адрес на шине АД магистрали

KIH. При этом транслируются управляющие сигналы ДЧТ, ДЗП и OTB между магистралью и исполнительным устройством, принимается управляющая информация с шины АД, по которой формируется множество управляющих сигналов по линиям ?5 для исполнительного устройства и задается режим работы (разделенный или совмещенный) для следующих циклов обмена информ;.— цией.

В совмещенном режиме (включен триггер 7) при опознанчи блоком 1 сравнения собственного адреса на шине АД устройство выполняет операцию разделенного режима (как описано выше)), а при опознании блоком 2 сравнения дополнительного адреса выполняет совмещенную операцию.

Выполнение совмещенной операции представлено на фиг. 3.

Система содержит модули процессора 29, оперативного запоминающего устройства 30 (ОЗУ) и интерфейсных карт 31 и 32. Модули 30-32 состоят из устройств 33 - 35 для сопряжения, накопителей 36 и исполнительных частей 37 и 38. Все модули объединены единой магистралью 39 МПИ, а исполнительные части содержат линии 40 и 41 внешних интерфейсов.

Процессор обрабатывает данные и управляет обменом, ОЗУ служит для хранения данных и команд, интерфейсные карты используются для преобра- зования интерфейса МПИ в интерфейсы вчешннх устройств. В качестве уст1179357 ройств 33 — 35 для сопряжения применено предлагаемое устройство.

Система обеспечивает обмен данными между модулями под управлением процессора. При этом каждому из модулей 29 - 32 в системе присвоен собственный адрес.

При стандартной дисциплине обмена по магистрали 39 KIH если необходи- 10 мо передать данные из ОЗУ 30 на внешнее устройство через одну из интерфейсных карт 31 (или 32), то выполняются операции "Чтение" и "Запись" (прочитать данные из ОЗУ 30 в процес- 15 сор 29 и затем передать их из процессора 29 на интерфейсную карту 31) .

В каждой из операций участвуют только по два модуля — ведущий и ведомый.

Введение совмещенного режима позволя- 2О ет с помощью совмещенной операции

"Чтение — запись".задействовать в обмене не менее трех модулей — ведущий, первый ведомый и один (или более) второй ведомый. В данном случае при передаче данных из ОЗУ на внешнее устройство ведущим является процес сор 29, первым ведомым — ОЗУ 30, вторым ведомым — интерфейсная карта 31.

При этом в регистр 4 (фиг. 1) уст- ЗО ройства 34 для сопряжения в качестве дополнительного адреса введен собственный адрес первого ведомого (ОЗУ).

Процессор 29 (ведущий) устанавливает на магистраль 39 адрес ОЗУ 30 ° 35 который опознается устройством 33 для сопряжения как собственный адрес, а устройством 34 для сопряжения— как дополнительный, В дальнейшем устройство 33 работает в разделенном 40 режиме, устройство 34 — в совмещенном (фиг. 1). По сигналу с блока 2. сравнения через элемент И 12 включается триггер 9. По окончании сигнала с одновибратора 3 элементом И 13 фор-15 мируется и выдается сигнал в линию

ДЧТ 22, который через магистраль 39 воспринимается первым ведомым (ОЗУ 30)

В ответ на сигнал ДЧТ от первого ведомого поступают данные одновременно с 50 сигналом по линии ОТВ 23, по котороиу в устройстве 34 через элементы

И 14 и ИЛИ 18 сигнал формируется на линии "Запись" 28 и выдается в исполни-тельную часть 37. В исполнительной части по сигналу "Запись" воспринимаются данные с магистрали 39 и по окончании приема формируется сигнал на линии 27 "Ответ". По этому сигна- лу выключается триггер 9, что вызывает последовательное снятие сигналов

ДЧТ и "Запись" в устройстве 34, сигнала "Ответ" в исполнительной части

37, сигнала ОТВ и данных в первом ведомом модуле и сигнала ОБМ в ведущем модуле. Этим операция "Чтениезапись" завершается.

Таким образом,. в совмещенной операции "Чтение — запись" функции обмена распределены между тремя модулями: ведущий инициирует операцию и передает адрес в -магистраль МПИ, первый ведомый выполняет операцию "Чте-. ние" по управляющему сигналу от второго ведомого, второй ведомый выполняет операцию "Запись".

Если собственный адрес первого ведомого заносят в регистры 4 нескольких устройств для сопряжения, то все эти устройства одновременно участвуют в совмещенной операции обмена в качестве вторых ведомых. Поскольку сигнал ДЧТ от всех устройся в для сопряжения объединен в магистрали по методу МОНТАЖНОГО ИЛИ, то сигнал в линии ДЧТ снимается по моменту снятия его самым медленно действующим модулем и, следовательно, сигнал ОТВ и данные удерживаются первым ведомым до этого момента, что обеспечивает устойчивый прием данных исполнительными частями всех модулей независимо от их быстродействия.

Совмещенная операция "Чтение— запись" не требует добавления цепей в магистрали MKk заменяет две стандартные операции при необходимости обмена данныии между ведомыми модулями по программному каналу (под управлением процессора) и выполняется эа время одной стандартной операции.

За счет этого существенно (примерно в два раза) увеличивается скорость передачи данных по унифицированной магистрали МНИ.

1179357

put.!

0пврпчия„Жение " рие. Р

ОаеРв ня„Запись

1179357

Составитель С. Пестмал

Техред Т.Фанта Корректор В. Бутяга

Редактор Л. Пчелинская

Заказ 5678/52

Тирал 710 Подписное

BH.. ÆÏÈ Государственного комитета СССР по делам изобретений и открытий

113035 ° Москва, Ж-35 Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул, Проектная, 4