Устройство для контроля интегральных схем

Устройство для контроля интегральных схем

Иллюстрации

Показать все

Реферат

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК уц4 G 06 F 11/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCKOlVlY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3673789/24-24 (22) 15. 12. 83 (46) 30.09.85. Бюл. Р 36 (72) А.M.ÌóðòàçHH и В.Ф.Русских (53) 681.3(088.8) (56) Измерение параметров цифровых интегральных схем. Под ред. Д.Ю.Эйдукаса. — M. Радио и связь, 1982, с. 326, рис. 8.1.

Тестер Т-4502. — "Электронная промышленность", 1970, У 10, с. 59. (54)(5.7) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ

ИНТЕГРАЛЬНЫХ СХЕМ, содержащее блок регистровой памяти, дешифратор команд, индикатор результата контроля, элемент И-ИЛИ, блок порогового сравнения, коммутатор, генератор испытательных воздействий, блок задержки, формирователь сигнала "Пуск", переключатель рода работ, причем группа информационных выходов дешифратора команд является первой группой информационных входов устройства, группа выходов дешифратора команд соединена с группой адресных входов блока ,регистровой памяти, первая группа информационных выходов которого соединена с первой группой входов блока порогового сравнения, группа выходов которого является группой информационных выходов устройства, вторая группа информационных входов устрой ства соединена с первой группой ин формационных входов блока регистровой памяти, вторая группа информационных выходов которого соединена с первой группой информационных входов коммутатора, вторая группа информа-. ционных входов которого соединена с

„„SU„„1182520 А группой выходов генератора испытательных воздействий, группа входов задания режимов которого соединена с третьей группой информационных выходов блока регистровой памяти, четвертая группа информационных выходов которого соединена с группой задающих входов блока задержки, группа выходов которого соединена с группой синхровходов генератора испытательных воздействий и блока порогового сравнения, входы разрешения сравнения и сброса которого соединены соответственно с первым и вторым выходами блока задержки, стробирующий вход которого, управляющий вход индикатора результата контроля, стробирующйй вход блока регистровой памяти соединены с первым выходом дешифратора команд и синхронизирующим входом форми-, рователя сигнала ПУСК, выход которого соединен с первым входом элемента И-ИЛИ, выход которого является выходом разрешения передачи информа.ции, второй выход дешифратора команд соединен со стробирующим входом формирователя сигнала ПУСК, вход режима которого соединен с выходом переключателя рода работ, второй и третий .входы элемента И-ИЛИ соединены соответственно с третьим и четвертым выходами дешифратора команд, пятый выход которого соединен со стробирующим входом блока порогового сравнения, информационный вход которого соединен с выходом коммутатора, группа информационных входов-выходов которого соединена с группой входов-выходов контролируемой интегральной схемы, группа входов индикатора результата контро1182520 ля является третьей группой информационных входов устройства, о т л и— ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей устройства за счет обеспечения многократного повторения группы тестов с любого начального адреса с сохранением тестовых условий предыдущих тестов, в него введены имитатор готовности результатов контроля, содержащий формирователь импульсов, три элемента И, три элемента ИЛУ и два триггера, а также блок определения граничных тестов, включающий счетчик тестов, две схемы сравнения, задатчик начального номера теста,. задатчик конечного номера теста, причем счетный и сбросовый входы счетчика тестов соединены соответственно с первым и вторым выходами дешифратора команд, первые группы информационных входов первой и второй схем сравнения соеди-.. нены соответственно с группами вьтходов задатчиков начального и конечного номеров тестов, причем группа информационных выходов счетчика тестов соединена с вторыми группами информационных входов первой и второй схем сравнения, первые входы первого и второго элементов И имитатора готовности результатов контроля соединены соответственно с выходами первой и второй схем сравнения блока определения граничных тестов, первые входы . первого и второго элементов ИЛИ имитатора готовности результатов контроля соединены с первым,и вторым выхо1

Изобретение относится к автоматике и вычислительной технике и может быть использовано для контроля электрических параметров интегральных схем, 5

Цель изобретения —. расширение функциональных возможностей устройства за счет обеспечения многократного повторения группы тестов с любого начального адреса с сохранением тес10 товых условий предыдущих тестов.

На фиг.1 показана структурная схема устройства; на фиг.2 — функцидами дешифратора команд, первый вход третьего элемента ИЛИ имитатора готовности результатов контроля соединен с выходом формирователя сигнала

"Пуск.", нулевой вход первого триггера и второй вход первого элемента ИЛИ имитатора. готовности результатов контроля соединены соответственно с вы.— ходом переключателя рода работ и пятым выходом дешифратора команд, выходы третьего элемента И и третьего элемента ИЛИ имитатора готовности результатов контроля соединены соответственно с входом блока задерж1 ки и четвертым входом элемента И-ИЛИ, вход формирователя импуЛьсов имитатора готовности результатов контроля соединен с.первым выходом дешифратора команд, выход формирователя импульсов соединен с вторыми входами второго элемента ИЛИ, первого и второго элементов И, выходы которых соединены соответственно со счетным входом второго триггера, третьим и четвертым входами первого элемента ИЛИ, выход которого соединен со счетным входом первого триггера, первый выход которого соединен с нулевым входом второго триггера, выход которого соединен с вторым вхоцом .третьего. элемента ИЛИ, второй выход первого триггера соединен с первым входом третьего элемента И, второй вход которого соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с пятым выходом дешифратора команд. ональная схема имитатора готовности результатов контроля.

Устройство для контроля интег-. ральных схем содержит блок 1 регистровой памяти, дешифратор 2 команд, индикатор 3 результата контроля, элемент И-ИЛИ 4, блок 5 порогового сравнения, коммутатор 6, генератор

? испытательных воздействий, блок 8 задержки, контролируемую микросхему

9, блок 10 определения граничных тестов, содержащий счетчик тестов 11 две схемы 12 и 13 сравнения, задат1182520 чики 14 н 15 начального и конечного . номеров теста, формирователь 16 сигнала "Пуск", переключатель 17 рода работ, имитатор 18 готовности результатов контроля.

Имитатор 18 готовности результатов контроля (фиг.2) содержит форми- рователь 19 импульсов, элементы И 2022 элементы ИЛИ 23-25, триггеры 26 и 27.

Блок 1 регистровой гамяти предназначен для хранения команд управления программно управляемых узлов блока 5 порогового сравнения, коммутатора 6, 15 генератора 7 испытательных воздействий и блока 8 задержки.

Дешифратор 2 команд предназначен для преобразования кода адреса, поступающего из ЭВМ в соответствующие

20 команды управления работой устройст-! ва.

Индикатор 3 результата контроля предназначен для визуального отобра,.жения информации о результатах контроля индикацией сигналов "Норма", ."Брак (" и "Брак >".

Элемент. 4 И-ИЛИ предназначен для формирования сигнала готовности устройства к связи с ЭВМ.

Блок 5 порогового сравнения предназначен для измерения и преобразования контролируемого параметра в удобную для сравнения с граничными значе- ниями форму с последующим сравнением с граничными значениями и передачи в З5

ЭВМ результата сравнения.

Коммутатор 6 предназначен для коммутации контактов контролируемой мик росхемы, 9 таким образом, что входные контакты подключаются к генерато- 40 ру 7 испытательных воздействий, а выходные контакты подключаются к входам блока 5 порогового сравнения.

Генератор 7 испытательных воздействий предназначен для подачи стиму- 45 лирующих сигналов на входы контролируемой микросхемы 9.

Блок 8 задержки предназначен для формирования сигналов включения-выключения блока 5 порогового сравнения и генератора 7 испытательных воздействий, Блок 10 определения граничных тестов предназначен для подсчета счетчиком тестов 11 количества тестов и вы- 55 дачи сигналов начала и конца испытаний схемами сравнения 12 и 13 при задании номеров теста эадатчиками 14 и 15 начального и конечного номеров теста.

Формирователь 16 сигнала "Пуск" формирует сигнал управления .элементом

4 И-ИЛИ и имитатором 18 готовности результатов контроля. Переключатель

17 рода работ предназначен для переключения устройства нз режима "Работа" в режим "Имитация".

Иьжтатор 18 готовности результатов контроля предназначен для обеспечения многократного повторения цикла испытаний контролируемой микросхемы

9 путем повторения группы тестов с любым количеством тестов.

Устройство работает следующим образом.

После подачи питания в устройстве формируется сигнал "Сброс", по которому все регистры и счетчики обнуляются, а триггеры устанавливаются в исходное состояние. После пуска с начального адреса рабочей программы

ЭВМ периодически опрашивает готов- . ность устройства, посылая на деппйфратор 2 код команды К1-опрос готовности устройства к обмену информацией с

ЭВМ. Команда К1 поступает в элемент 4 И-ИПИ и, получив сигнал

"Пуск" от формирователя 16 сигнала

"Пуск", элемент 4 И-ИЛИ посылает в

ЭВМ признак готовности. ЭВМ, получив признак готовности, начинает передавать тестовые условия на первый тест в виде цифровых кодов в блок 1 ре гистуовой памяти. Синхронизация передачи из ЭВМ в блок 1 регистровой памяти осуществляется посылкой соответствующих кодов на дешифратор 2 команд. С выходов соответствующих регистров блока 1 регистровой памяти командная информация поступает в блок

5 порогового сравнения, коммутатор 6, генератор 7 испытательных воздействий и.в блок 8 задержки.

После окончания передачи тестовых .условий на 1-й тест ЭВМ выдает код команды К2, сигнализирующей об окончании передачи тестовых условий.

Дальнейшая работа зависит от положения переключателя 17 рода работ. Если последний установлен в положение

"Работа" (I), триггер 26 по входу к установлен в нулевое состояние и не переключается при воздействии сигналов по входу C . Так как триггер на-. ходится в нулевом состоянии, то эле-. мент И 21 разрешен по второму входу .

1182520 и команда К2 проходит на первый вход имитатора 18 готовности. Команда К2 через элемент ИЛИ 23 поступает также на счегный вход триггера 27, но триггер своего состояния не меняет, т.к. установлен в "0" низким уровнем с единичного выхода триггера 26, и сигнал "Результат готов" на втором выходе имитатора 18 готовности результаТов контроля не формируется.

Тогда команда КЗ, периодически посылаемая из ЭВМ в устройство после передачи команды К2; проходит через элемент И-ИЛИ 4 в ЭВМ в качестве сигнала готовности результата контI роля. ЭВМ, приняв сигнал готовности результата,.выдает в устройство код команды К4, по которой результат

15 контроля из блока 5 порогового срав- 2О нения передается в ЭВМ для запоминания. Приняв результат испытаний яо первому тесту, ЭВМ вьщает исходные данные на 2-й тест. Далее процесс .25 повторяется, как. было описано выше. .Таким образом, испытания продолжаются до последнего теста. После приема результата испытаний по последнему тесту ЭВМ вьщает в индикатор 3 результата контроля обобщенный результат контроля по всем тестам,при этом если хотя бы в одном тесте был ,брак, то передается признак брака, если ни в одном тесте брака не было, 30 то .передается признак годности. После передачи результата испытаний ЭВМ выдает код команды К5 "Конец цикла" и повторный запуск устройства может быть осуществлен только при нажатии кнопки "Пуск". Таким образом, н режи- 40 ме однократного повторения тестов (режим "Работа" ) длительность тестов определяется суммарным временем формирования тестовых условий, а так. же времени задержки контроля, а длительность цикла контроля будет равна, МФ, где Ф- общее количество тестов контроля.

Рассмотрим работу устройства в режиме "Имитация", т .е. когда переключатель 17 рода работ находится в положении II. В этом режиме на входе триггера 26 имитатора 18 готовности результатов контроля устанавливается высокий уровень "1" и триггер 26 íà- M

i ходится в режиме счета по входу С..

При нажатии кнопки "Пуск" в формиро,вателе 16 сигнала "Пуск" сигнал по" ступает через элемент И 20 на счетный вход триггера 27 и устанавливает его по переднему фрочту в единнчное состояние. Высокий уровень с единичного выл<ода триггера 26 устанавливает по входу Я триггер 27 в режим счета, а низкий уровень с нулевогб входа запрещает элемент H 22 по первому входу.

Одновременно сигнал "Пуск" с формирователя 16 переводит ЭВМ в режим передачи исходных данных аналогично описанному выше. После передачи исходных данных на первый тест ЭВМ выдает в устройство код команды К2, по которой триггер 27 устанавливается в единицу.

Высокий уровень с единичного выхода триггера 27 проходит через элемент ИЛИ

25 в качестве сигнала готовности результата. После выдачи кода команды

К2 ЭВМ переходит в режим опроса-го" товности результата контроля, периодически посыпая в устройство код команды КЗ. Так как результат готов и появляется сразу же после выдачи кода команды К2, то первая же команда К3 поступает в ЭВМ. После приема сигнала готовности результата ЭВМ выдает код команды К4, по которой принимает результат испытаний на М -M тесте. По заднему фронту команды К4 . с формирователя 19 через подготовленный элемент И 20 и элемент ИЛИ 24 триггер 26 устанавливается в "1", :элемент И 22 запрещается низким уровнем с.выхода "0" триггера 26, а триггер 27 высоким уровнем с выхода "1" .триггера 26 устанавливается в режим счета. Далее работа устройства до последнего теста (конца цикла) проходит также, как и с 1-ro по „ -й тест. По окончании цикла ЭВМ вьщает в устройство код команды К5 по которой в блоке 18 через элемент ИЛИ 24 триггер 26 устанавливается в нулевое состояние, счетчик 11, блок 1 реги"тровой памяти также обнуляются. По сигналу "Пуск" начинается новый цикл испытаний, а по переднему фронту указанного сигнала триггер 26 устанавливается в "1". Таким образом, в режиме "Имитация" суммарная длительность тестов с 1-ro no g-й и с 0 +1-ro по М-й определяется скоростью передачи исходных данных на

ЭВМ в устройство и составляет единицы микросекунд. Длительность тестов .+1 по Q определяется так же, как и

1182520 в режиме однократного повторения тестов, а длительность цикла испытаний приблизительно,4< (Й-I„-1). Так как обычно составляет десятки и сотни миллисекунд, то величиной 1 пренебрегаем .

Таким образом, введением имитатора 18 готовности результатов контроля блока .10 определения граничных тестов и новых связей достигнута возможность многократного повторения групг:л тестов с любым количеством тестов ° Так как номера начального и конечного тестов, подлежащих повторению с проведением операции контроля микросхемы 9; задаются с помощью переключателей, то могут быть при не.обходимости изменены. Такая необходимость возникает при отладке прог10 раммы контроля микросхемы для тщательного изучения переходных процессов последовательно на всех тестах и на всех выходах микросхемы 9.

Составитель Ю.Выговский

Редактор М.Циткина Техред,С.Мигунова Корректор Л.Бескид

Заказ 6108/48 Тираж 709 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д .4/5

Филиал ППП "Патент", г.Ужгород, ул.Проектная,