Запоминающее устройство

Запоминающее устройство

Иллюстрации

Показать все

Реферат

 

ЗAПO MHAЮl EE УСТРОЙСТВО, содержащее регистры адреса, регистр числа, коммутатор, дешифраторы, шифратор , группы элементов И, группу элементов ИЛИ и накопитель, состоящий из основных ячеек памяти, адресные входы которых соединены с выходами первого регистра адреса, а разрядные входы и выходы подключены соответственно к одним из выходов регистра числа и к первым входам элементов И первой группы, выходы которых соединены с первыми входами элементов ИЛИ группы, вторые входы которых подключены к выходам элементов И второй группы, а выходы к входам коммутатора, выходы которого соединены с первыми входами элементов И третьей группы и одним из входов регистра числа, причем выходы второго регистра адреса соединены с входами первого дешифратора, выходы которого подключены к управляющим входам коммутатора, выходы второго дешифратора соединены с входами шифратора, первые входы элементов И второй группы и выходы элементов И третьей группы являются соответственно одним из информационных входов и выходов устройства, вторые входы элементов И первой и третьей групп объединены и являются первым управляющим входом устройства , вторым управляющим входом которого являются вторые входы элементов И второй группы, отличающееся тем, что, с целью повышения информационной емкости устройства, в него введены элементы И, элементы ИЛИ, элементы НЕ i и дополнительные ячейки памяти, адресные входы которых подключены (Л к выходам первого регистра адреса, с а разрядные входы и выходы - соответственно к другим выходам регистра числа и к одним из входов второго дешифратора, другие входы которого соединены с выходами второго регистра адреса, а вход синхронизаэо :л ции соединен с выходом первого элемента НЕ, причем Выход первого эле мента И соединен с входом второго :о л элемента НЕ, выход которого подключен к первым управляющим входам основных ячеек памяти, вторые управляющие входы которых соединены с выходами шифратора, выход второго элемента И соединен с входом третьего элемента НЕ, выход которого подключен к первым управляющим входам дополнительных ячеек памяти, вторые управляющие входы которых соединены с выходом третьего элемента И, первый вход которого подключен к выходу первого элемента ИЛИ и первому входу четвертого элемента И, выход которого

СОЮЗ COBETCHHX

СОЦИАЛИСтИЧССНИХ

РЕСПУБЛИК (51)4 . G l1 С 11/00 (21) 3744112/24-24 (22) 21.05,84 (46) 15.10.85. Бюл. Н- 38 (72) А.А.Авдюхин, Е.Н.Авдюхина и В.Г.Колосов (71) Ленинградский ордена Ленина политехнический институт им. N.È.Êàлинина (53) 681.327(088.8) (56) Авторское свидетельство СССР

 583475, кл. G ..11 С 9/02, 1975.

Авторское свидетельство СССР

В 769622, кл. G 11 С ll/00, 1980. (54) (57) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее регистры адреса, регистр числа, коммутатор, дешифраторы, шифратор, группы элементов И, группу элементов ИЛИ и накопитель, состоящий из основных ячеек памяти, адресные входы которых соединены с выходами первого регистра адреса, а разрядные входы и выходы подключены соответственно к одним из выходов регистра числа и к первым входам элементов И первой группы, выходы которых соединены с первыми входами элементов ИЛИ группы, вторые входы которых подключены к выходам элементов И второй группы, а выходы— к входам коммутатора, выходы которого соединены с первыми входами элементов И третьей группы и одним из входов регистра числа, причем выходы второго регистра адреса соединены с входами первого дешифратора, выходы которого подключены к управляющим входам коммутатора, выходы второго дешифратора соединены с входами шифратора, первые входы элемен„„Я0„„11 5 94 Д тов И второй группы и выходы элементов И третьей группы являются соответственно одним из информационных входов и выходов устройства, вторые входы элементов И первой и третьей групп объединены и являются первым управляющим входом устройства, вторым управляющим входом которого являются вторые входы элементов И второй группы, о т л и— ч а ю щ е е с я тем, что, с целью повышения информационной емкости устройства, в него введены элемен- ты И, элементы ИЛИ, элементы НЕ и дополнительные ячейки памяти, адресные входы которых подключены к выходам первого регистра адреса, а разрядные входы и выходы — соот- С ветственно к другим выходам регистра числа и к одним из входов второ- Я го дешифратора, другие входы которого соединены с выходами второго регистра адреса, а вход синхронизации соединен с выходом первого элемента НЕ, причем выход первого элемента И соединен с входом второго элемента НЕ, выход которого подключен к первым управляющим входамосновных ячеек памяти, вторые управляющие входы которых соединены с выходами шифратора, выход второго элемента И соединен с входом третьего элемента НЕ, выход которого подключен к первым управляющим входам дополни— тельных ячеек памяти, вторые управляющие входы которых соединены с выходом третьего элемента И, первый вход которого подключен к выходу первого элемента ИЛИ и первому входу четвертого элемента И, выход которого! I853 соединен с входом первого элемента НЕ, второй вход третьего элемента И подключен к выходу второго элемента ИЛИ, второй вход четвертого элемента И соединен с выходом третьего элемента ИЛИ, первый вход первого элемента ИЛИ соединен с вторыми входами элементов И первой группы, первый вход первого элемента И и второй вход первого элемента ИЛИ подключены к вторым входам элементов И второй группы,,первый вход второго элемента И является третьим управляющим входом уст94 ройства, четвертым управляющим входом которого являются управляющие входы регистров адреса, первый вход второго элемента ИЛИ и управляющий вход регистра числа являются пятым управляющим входом устройства, шестым управляющим входом которого являются второй вход второго и первый вход третьего элементов ИЛИ, а седьмым управляющим входом — .третий вход второго элемента И, второй вход третьего элемента ИЛИ и вторые входы первого и второго элементов И.

Изобретение относится к вычислительной технике и может быть использовано при построении устройств обработки данных переменной длины, а также в системах с числовым программным управлением, построенных на микро-ЭВИ, для хранения программ и массивов коротких слов.

Целью изобретения является повышение информационной емкости устройст- 10 ва.

На фиг. 1 изображена фунциональная схема устройства; на фиг. 2 — то же, наиболее предпочтительного варианта выполнения коммутатора; на фиг. 3 — 15 то же, наиболее предпочтительных вариантов выполнения второго дешифратора и шифратора; на фиг. 4 — возможные варианты размещения слов в ячейке накопителя; на фиг. 5 — временная 20 диаграмма, поясняющая работуустройства в режимах считывания, записи и начального заполнения.

I;

Устройство содержит накопитель 1, состоящий из основных ячеек 2 памяти, 25 предназначенных для хранения информационной части слова, и дополнительных ячеек 3 памяти, предназначенных для хранения указателя формата группы слов, первый регистр 4 адреса, регистр 5 числа, первую группу элементов И 6, группу элементов ИЛИ 7, коммутатор 8, вторую 9 и третью 10 группы элементов И, одни из входов 11 регистра 5 числа, информаци- 35 онные входы и выходы 12 устройства, другие входы 13 регистра 5 числа, 2

Устройство содержит также второй регистр 14 адреса, первый 15 и второй 16 дешифраторы, шифратор 17, первый элемент НЕ 18, первые управляющие входы 19 и 20 соответственно основных 2 и дополнительных 3 ячеек памяти, первый элемент И 21, второй 22 и третий 23 элементы НЕ, второй 24 и третий 25 элементы И, управляющие входы ?6-28 с первого по третий и адресные входы 29 устройства.

Устройство содержит также четвертый элемент И 30, первый 31, вто рой 32 и третий 33 элементы ИЛИ, управляющие входы 34 -34+ (с четвертого по седьмой) устройства.

Коммутатор 8 (фиг. 2) содержит k групп двухвходовых элементов И 35, предназначенных для коммутации слова со сдвигом íà (i-1)m разрядов, где i — - номер группы элементов И 35, m — - разрядность балта, à k — - максимальное число байтов в ячейке накопителя 1 (в примере на фиг. 2 1=четырем); входы 36 -36 и управляющие входы 37, элементы ИЛИ 38, группы выходов 39„- 394.

На фиг ° 3 обозначены вход 40 синхронизации, входы 41 и 42 дешифратора 16. 61ифратор 17 содержит элементы И-НЕ 43 с выходами 44.

На фиг. 4 показаны комбинации групп слов в ячейке накопителя 1 для значения максимального числа байтов, размещаемых в ячейке накопителя 1, например, равного четырем, раз5394 4 способов, которыми можно представить натуральное число k в виде суммы натура".üíûõ чисел. В накопитель 1 введены I дополнительных разрядов, т.е. ячейки 3, в которых закодирован номер одной из комбинаций групп слов.

Если на расположение этой группы слов наложить такое ограничение, что слова большей разрядности располагаются всегда левее слов меньшей длины, то номер комбинации 2, записанный в ячейках 3, в совокупности с адресом байта однозначно определяет длину слова. Для данного

14 Z Cent,...,peak)j, à 2 r, log>(peak)) .

Как следует из сказанного выше, информация о формате операндов в явном виде в команде отсутствует. Экономия памяти достигается за счет тоо е го, что дополнительные разряды используются для указания формата группы слов, располагаемых в ячейках 2 большой разрядности, причем затраты памяти на указание длины данного слова являются однократными и не зависят от числа команд, в которых ! слово используется, 3 1 18 рядности адреса байта, равной двум, и разрядности указателя формата, равной двум, при этом число комбинаций группы слов в ячейке накопителя 1 ограничено четырьмя вариантами. 5

В первой колонке на фнг. 5 размещается значение указателя формата.

Значение Z указателя формата задается количество, разрядность и размещение слоев в ячейке. Для примера ip на фиг. 3 и 4 при Z=00 в ячейке нако, пителя 1 располагается одно словс(разрядностью 4m, адрес младшего байта, поступающий из регистра 14, Х =Y =00.

При 7.=01 в ячейке располагаются 15 два слова разрядностью m с адресами младших байтов Ха=00 и Х =10.

При /=10 в ячейке располагается два слова разрядностью 3m и с адресом Х =00 и разрядностью 3m и с адре- 10

В сом Х =01 °

При Z--11 в ячейке располагаются четыре слова разрядностью m и с адресами 00, 01, 10, 11.

На фиг. 5 изображены три цикла ра- 25 боты устройства, соответствующие трем режимам: выборки (Т„), записи (Т ) и начального заполнения (Т ).

На фиг. 4 обозначены синхросигналы С1-С4 тактов с первого по четвертый, поступающие по входам 34„-34 соответственно, сигналы Uã2 ü, U2 и на входах 26, 27 и 28 соответственно, сигналы У>, У>0, Y4, Y на выходах элементов И 25, И 30, регистров 4 и 14 соответственно, сигналы U, =-У 4 соответственно на входах 20 и на выходах элемента И24, сигналы Уз на выходах ячеек 3 памяти, равные значению Z указателя формата, сигналы

П =У соответственно на входах 19 и на выходе элемента И 21, сигналы Y и У10 соответственно на выходах ячеек 2 и элементов И 10.

В качестве ячеек 2 и 3 памяти 45 в устройстве могут быть применены, например, микросхемы типа К565РУ1.

В качестве дешифратора 16 может быть использована, например, микросхема

К155ИДЗ. о

Работа устройства основана на следующем принципе.

Пусть k — - максимальное число байтов, которое может быть размещено в ячейке накопителя 1. Число способов, которыми можно расположить в ячейке накопителя 1 (фиг. 1) слова данного набора, равно числу p(kg

Для рассматриваемого примера работы устройства в соответствии с фиг.2 и фиг. 3 максимальное число байтов, которое может быть размещено в ячейке накопителя 1 k равно четырем.

Тогда разрядность адреса байта равна двум. Примем значение разрядности указателя формата равной двум, тогда число комбинаций группы слов в ячейке ограничено четырьмя вариантами, на (фиг. 4).

Таким образом, в данном примере возможно девять различных комбинаций на входах дешифратора 16. Каждой из них соответствует комбинация на выходах 44 шифратора 17, содержащая столько единиц, сколько байтов содержит выбираемое (записываемое) слово.

Расположение этих единиц должно соответствовать расположению выбираемого (записываемого) слова, т.е. блоки 16 и 17 реализуют следующее преобразование кодов: код на входе дешифратора 16

00 00

01 00

01 10

10 00

10 01

11 00

11 01

1185394!

При нулевых значениях на вхо- 35 дах 26 — 28 устройство находится в режиме хранения информации. При "1" на входе 26 и "0" на входах 27 и 28 устройство находится в режиме выборки фиг. 5 цикл Т . Как указано выше, 40 в первом такте на выходах регистров 4 и 14 устанавливаются сигналы адресов слова и байта. Адрес слова устанавливается также на адресных входах всех ячеек 2 и 3 накопителя. 45

Адрес байта поступает на входы дешифраторов 15 и 16. В этом же такте адрес байта, преобразованный дешифратором 15 в код "1 из k" устанавливается на входах 37 коммутатора 8. 50

Так как на входах 27 и 28 — нули, то на входах 19 и 20 — единицы и ячейки 2 и 3 находятся в режиме считывания.

Элементы И 25, ИЛИ 31 и 32 реали- 55 зуют функцию оВК5 15 yqAYyg ((!у !)2! )

Л(С2ЧСЗМС4).!

1 1О

11 11 код на выходе дешифратора 17

1111

001!

0001

0001

Формирование таких комбинаций обеспечивается соединением выходов блока 16 и входов элементов 43, как это показано на фиг. 3.

Требуемая временная диаграмма (фиг. 5) обеспечивается при помощи элементов ИЛИ 32 и 33 а также четы- 20 рехтактной последовательности синхроимпульсов, поступающей по входам

34„-344 .

Со входов 29 на входы регистра 4 поступает адрес слова, а на входы регистра 14 — адрес байта в этом слове.

Сигналом Cl коды адресов с входов 29 записываются в регистры 4 и 14.

В каждом втором такте сигналом С2 в регистр 5 записываются коды с входов 11 — информационная часть слова, с входов 13 — значение указателя формата.

I где Y — значение сигнала на выходах элементов И 25, HJIH 31 и ИЛИ 32 соответственно, т.е. когда U =1, на входах 20 ячеек 3 присутствует сигнал

Ц „ =! в течение второго, третьего и четвертого тактов.

В течение этого времени с выходов ячеек 3 на входы дешифратора 16 поступает указатель формата.

Элементы 18, 31, 30 и 33 реализуют функцию

Y g =Y) ЛY) =(V2(Ч027 )Л(СЗЧС4), т.е. на входе 40 дешифратора 16 устанавливается нулевой сигнал в течение третьего и четвертого тактов (фиг. 5). В течение этого времени информация о длине выбираемого слова дешифратором !6 преобразуется в код

"1 из M", где Г!(2 " и п — разрядность адреса байта (в рассматриваемом примере M=9), и поступает на входы шифратора 17. На выходах шифратора 17 появляется код маски, соответствующий длине выбираемого слова и его расположению в ячейке, согласно таблице преобразования кодов блоками 16 и 17, приведенной выше, В результате маскирующее слово поступает на входы 19 ячеек 2. Тем самым обеспечивается считывание информации из нужных разрядов накопителя 1 по адресу, поступившему нз регистра 4. Сигналы на входах 19 ячеек 2 присутствуют в течение третьего и четвертого тактов. Считываемая информация в течение третьего такта устанавливается на выходах ячеек 2 и на выходах элементов И 6.

В соответствии с адресом байта, поступившего из регистра 14, сигналом с выхода дешифратора 15, поступающим на один из входов 37 коммутатора 8, в первом такте отпираются элементы И 35 одной из групп блока 8.

Например, это будет (n+1)-я группа, где и — адрес байта, тогда сдвинутое на nm разрядов слово поступает на входы элементов И 10, соответствующих младшим разрядам входов и выходов 12. После окончания переходных процессов к началу четвертого такта сигналы, соответствукяцие выбранному коду, устанавливаются на младших разрядах входов 12, причем сигналы на остальных разрядах входов и выходов 12 равны нулю, По окончании четвертого такта сигналы на входах 19

1185394 и 20 ячеек 2 и 3 обнуляются, и операция выборки заканчивается.

Работа устройства в режимах считывания и записи.

Например, пусть считывается сло- 5 во Х„, расположенное в позициях третьего и четвертого байтов ячейки, имеющей 2=01 (фиг. 4) ° При этом содержимое регистра 14 равно "10", т.е. на входы дешифратора 16 в тече- 10 ние второго, третьего и четвертого тактов подается комбинация 0110, что обеспечивает на выходах шкрратора 17 комбинацию 1100. Поэтому единичные сигналы будут присутствовать 15 только на входах 19 тех ячеек 2, которые соответствуют двум старшим байтам. На выходах возбужденных ячеек 2 появятся сигналы, соответствующие считываемому слову. На выходах других10 ячеек 2 сохранятся нулевые сигналы.

На входах деши«р аторов 15 в этом примере присутствует код " 10", что обеспечивает единичное значение сигнала на третьем (из четырех) выходе 25 дешифратора 15, т.е. возбужден будет третий, считая слева, вход 37 коммутатора 8 (фиг. 2). Третья группа элементов И 35, открытая сигналом с входа 37, скоммутирует сигналы со-30 ответствующие выбираемому слову, со входов 36 и 36 на выходы 395 и 39,«. На входы 361 и Зб2 с выходов ячеек 2 поступают два старших банта, котоРые с выходов 39> и 39< черезз5 элементы Н 10 поступают на младшие разрядь« входов 12. Таким образом, в результате коммутации при выполнении операции выборки осуществляется сдвиг считанных байтов вправо и размещение их в младших разрядах выходов 12.

При U =1, U =U =0 устроиство находится в режйме записи. В этом

Режиме слово из младших разрядов 45 входов 12 должно быть записано в информационную часть накопителя 1 в соответствии.с адресом слова и адресом байта, причем содержимое остальных разрядов ячейки должно со- 50 храниться. Дпя этого должна быть сформирована маска тем же способом, что и при выполнении операции выборки, т.е. в зависимости от адреса банта и указателя уормата по адресу 55 слова. Таким образом, при выполнении записи ячейки 2 соответствующие информационной части накопителя 1 находятся в режиме записи, а ячейки 3 соответствующие указателю формата, находятся в режиме считывания. формирование маски производится так, как описано вьппе («риг. 5 ), а именно; в третьем такте на входах 19 тех ячеек 2, в которые должно быть записано вводимое слово, устанавливаются единичные сигналы, поступающие с выходов шифратора 17. Так как ц =1, то через открытые элементы И 9, элементы ИЛИ 7, одну из групп элементов К 35, открытую сигналом с дешифратора 15 в первом такте, сигналы, соответствующие вводимому слову, поступают на входы 11 и сигналом С2 записываются в регистр 5. Сигналом С4 отпирается элемент И 21, и в четвертом такте рормируется нулевои сигнал на выходе элементов НЕ. Это обеспечивает запись в выбранные ячейки 2 содержимого соответствующих разрядов регистра 5, причем содержимое остальных его разрядов не имеет значения.

На этом цикл операции записи заканчивается.

Запись или изменение указателя

«рормата в ячейках 3 производится в режиме начального заполнения, который может выполняться однократно до начала решения комплекса задач или по программе перед решением очередной задачи, требующей перенастроики устройства на хранение данных иного формата.

Для записи указателя цюрмата на входах 26 — 28 устанавливаются соответственно сигналы " 1", "0", "0". При этом в первом такте адрес слова записывается в регистр 4 и устанавливается на адресных входах накопителя. Во втором такте новое значение указателя формата из соответствующих разря" дов входов 12 по входам 13 записывается в разряды регистра 5, соответствующие указателю формата. Во втором, третьем и четвертом тактах сигналы Ug«« Y 5=1 фиг. 5 цикл Т5 . Сигналом С4 отпирается элемент И 24, н в четвертом такте формируется нулевой сигнал на входах 20, что обеспечива" ет запись указателя формата в микроячейки 3.

На фиг. 5 (цикл Т ) показан при5 мер органиэации режима начального заполнения, когда во время записи указателя срормата работают только ячейки 3, состояния которых могут

9 1 изменяться. Информация, записываемая в ячейки 3, мохет поступать при этом по любым разрядам входов 12, которые соединены с входами 13 регистра 5.

Таким обраэом указание длины слова осуществляется для группы слов, причем указатель располагается непосредственно в ячейке накопите1

185394 10 ля 1, хранящеи группу слов. Конкретно длина слова определяется по результату совместного анализа указателя формата и адреса младшего баита выбираемого слова, что приводит к экономии памяти, особенно в случае многоадресных команд и использования операндов разной длины в одной команде.

1185394

1185394

1185394

>>a)ra У у

Уо =Ьо 4 УФ

4 Ьа = б

Составитель Т.Зайцева

Редактор И.Ковальчук Техред И.Асталош Корректор Л.Бескид

Заказ 6372/48 Тираж 583 Подписное

ВНИИПИ Государственного комитета СССР о делам изобретений и открытий

113035, Москва, И-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r Ужгород, ул.Проектная, 4