Детектор сигналов двукратной относительной фазовой телеграфии

Детектор сигналов двукратной относительной фазовой телеграфии

Иллюстрации

Показать все

Реферат

 

ДЕТЕКТОР СИГНАЛОВ ДВУКРАТНОЙ ОТНОСИТЕЛЬНОЙ ФАЗОВОЙ ТЕЛЕГРАФИИ , содержащий опорный гетеродин, выход которого соединен с опорным входом первого перемножителя и с входом фазовращателя, выход которото соединен с опорным входом второго перемножителя, сигнальный вход которого подключен к сигнальному входу первого перемножителя, выход. которого соединен с информационным . входом первого интегратора, управляющий вход которого соединен с первым выходом блока синхронизации и управления и .с управляющим входом второго интегратора, информационный вход которого соединен с выходом второго перемножителя, решающий блок, управляющий вход которого соединен с вторым выходом блока синхронизации и управления, о т л ичающийся тем, что, с целью повышения помехоустойчивости, введены третий, четвертый, пятый и шестой перемножители. Третий, четвертый, пятый и шестой интеграторы, первый и второй коммутаторы, управляющие входы которых подключены соответственно к третьему и четвертому выходам блока синхронизации и управления , пятый выход которого подключен К управляющим входам третьего и четвертого интеграторов, информационные входы которых соединены с выходами соответственно третьего и четвертого перемножителей, сигналыаш входы которых подключены к первому выходу первого коммутатора, сигнальный вход которого соединен с входом блока синхронизации и управления, (Л шест.ой выход которого подключен к управляющим входам пятого и шестого интеграторов, информационные входы которых соединены с выходамн соответственно пятого и шестого перемножителей , сигнальные входы которых подключены к второму выходу первого сх коммутатора, третий выход которого ел соединен с сигнальным входом первого Од перемножителя, опорный вход которого 4: соединен с опорными входами третьего и пятого перемножителей, опорные входы четвертого и шестого перемножителей подключены к выходу фазовращателя выходы первого, второго, третьего, четвертого, пятого и шестого интеграторов соединены с соответствующими сигнальными входами второго коммутатора, выходы которого подключены к соответствующим сигнальным входам решающего блока.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

„„SU„„1185641 A (51)4 Н 04 L 27/22

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ /,, " -. -, . (21) 3731784/24-09 (22) 20,04.84 (46) 15.10.85. Бюл. ¹ 38 (72) В.А. Краснянский, В.Г. Плотников и О.В. Кустов (53) 621.376.52(088.8) (56) Авторское свидетельство СССР № 459839, кл. H 03 D 3/24, 1972.

Петрович Н.Т. Передача дискретной информации в каналах с фазовой манипуляцией. М.: Советское радио, 1965, с. 114-117.

К ABTGPCHGMV СВИДЕТЕЛЬСТБУ (54)(57) ДЕТЕКТОР СИГНАЛОВ ДВУКРАТНОИ ОТНОСИТЕЛЬНОИ ФАЗОВОЙ ТЕЛЕГРАФИИ, содержащий опорный гетеродин, выход которого соединен с опорным входом первого перемножителя и с входом фазовращателя, выход которо го соединен с опорным входом второго перемножителя, сигнальный вход которого подключен к сигнальному входу первого перемножителя, выход . которого соединен с информационным входом первого интегратора, управляющий вход которого соединен с первым выходом блока синхронизации и управления и .с управляющим входом второго интегратора, информационный вход которого соединен с выходом второго перемножителя, решающий блок, управляющий вход которого со. единен с вторым выходом блока синхронизации и управления, о т л ич а ю шийся тем, что, с целью повышения помехоустойчивости, введены третий, четвертый, пятый и шестой перемножители, третий, четвертый, пятый-и шестой интеграторы, первый и второй коммутаторы, управляющие входы которых подключены соответственно к третьему и четвертому выходам блока синхронизации и управления, пятый выход которого подключен к управляющим входам третьего и четвертого интеграторов, информацион-ные входы которых .соединены с выходами соответственно третьего и четвертого перемножителей, сигнальные входы которых подключены к первому выходу первого коммутатора, сигнальный вход которого соединен с входом блока синхронизации и управления, шестой выход которого подключен к управляющим входам пятого и шестого интеграторов, информационные входы которых соединены с выходами соответственно пятого и шестого перемножителей, сигнальные входы которых подключены к второму выходу первого коммутатора, третий выход которого соединен с сигнальным входом первого перемножителя, опорный вход которого соединен с опорными входами третьего и пятого перемножителей, опорные входы четвертого и шестого перемножителей подключены к выходу фазовращателя выходы первого, второго, третьего, четвертого, пятого и шестого интеграторов соединены с соответствующими сигнальными входами второго коммутатора, выходы которого подключены к соответствующим сигнальным входам решающего блока.. мгоФ й/.Щф

ВИИИПИ Заказ 6440/60 Тираж 658 Подписное

Филиал ППП "Патент", г. Ужгород, ул. Проектная, Изобретение относится к электросвязи и может быть использовано в системах проводной связи.

Целью изобретения является повышение помехоустойчивости.

На чертеже изображена структурная электрическая схема предлагаемого детектора.

Детектор сигналов двукратной относительной фаэовой телеграфии содержит первый 1, второй 2, третий 3, четвертый 4, пятый 5 и шестой 6 перемножители, первый коммутатор 7,. опорный гетеродин 8, фазовращатель 9, первый 10, нторой 11, третий 12, четвертый 13, пятый 14 и шестой 15 интеграторы, второй коммутатор 16, решающий блок 17, блок 18 синхронизации и управления.

Детектор работает следующим образомм.

Сигнал с входа детектора поступает на перемножители 1 — 6 через первый коммутатор 7, обеспечивающий подключение (i — 1)-й посылки сигнала к перемножителям 1 и 2, 1.-й посылки к перемножителям 3 и 4 (i + 1)-й Ilo— сылки к перемножителям 5 и 6. На опорные входы перемножителей .1, 3 и 5 опорное напряжение поступает непосредственно с выхода опорного гетеродина 8, а на опорные входы перемножителей 2, 4 и 6 — через фазовращатель (на 90 ) 9. Далее сигналы поступают на интеграторы 10 — 15, осуществляющие интегрирование постулающих с выходов перемно>кителей

85641 г

1 — 6 напряжений. В конце интервалов интегриронания на выходе интеграторов 10 — 15 устанавливаются напряжения, которые пропорциональны

5 косинусам и синусам фаз соответствующих посылок принимаемого сигнала

Х ° = а сов 4 Д; Y. „= а з1п 4„-! !

Х=acosУ У;=asing„. I ! -! а соз 4;<,! 71 „ = а з1п

10 где . Y, Y — фазовые углы со-!

+! ответственно (i-1)-й, i-й, (i+1)-й посылок; а — постоянный коэффициент, Эти напряжения поступают на второй коммутатор 16, обеспечивающий на интервале каждой посылки подклю2п чение к решающему блоку 17 напряже— ний, пропорциональных косинусам и синусам фаз двух соседних посылок

Х,„;У;,иХ,,У,;Х,,У„.иХ„! у;

25 Решающий блок 17 определяет переданные информационные посылки согласно алгоритму

cos (4 Д - V ; „ ) = X; Х; „ + V;, Y, зiп (Y f ) Х Х У Y1„

cos (Ч,+„— Y,) — X +! Х вЂ” Y;+„Y;

sin (Vi. — ;) = У;„„° Х вЂ” Х

Блок 18 синхронизации и управления определяет границы посыпок сигнала и вырабатывает все управляющие импульсы, необходимые для работы первого коммутатора 7, интеграторов

10 — 15, второго коммутатора l6 и решающего блока 17.