Процессор для идентификации и адресования событий

Процессор для идентификации и адресования событий

Иллюстрации

Показать все

Реферат

 

1. ПРОЦЕССОР ДЛЯ ИДЕНТИФИКАЦИИ И АДРЕСОВАНИЯ СОБЫТИЙ содержащий регистр ввода, информационный вход которого является первым информационным входом процессора, регистр вывода , выходы разрядов которого являются первым информационным выходом процессора , блок памяти, счетчик слов, группы элементов И, блоки сравнения, блоки проверки комбинаций условий, элемент ИЛИ, регистр адресной переменной, блок согласования с источником констант, блок управления и блок формирования адресов событий, выход которого соединен с информационным входом регистра вывода, выходы разрядов регистра ввода подключены соответственно к первым входам элементов И каждой группы, вторые входы которых соединены с выходом кодов масок блока памяти, выходы элементов И каждой группы подключены к первой группе входов соответствующего блока сравнения , вторая.группа входов каждого блока сравнения соединена с выходом констант блока памяти, выход каждого блока сравнения подключен к первому информационному входу соответствующего блока проверки комбинаций условий, второй и третий информационные входы которого соединены соответственно с выходом кодов отнощений сравнения и с выходом числа слов в группе блока памяти, установочный вход каждого блока проверки комбинаций условий и разрещающий вход регистра адресной переменной соединены с выходом установки начальных значений блока управления, информационный вход регистра адресной переменной подключен к выходам элементов И групп, вход запрещения приема соединен с выходом указателя адресной переменной блока памяти , а выход подключен к первому информационному входу блока формирования адресов событий, второй информационный вход которого и входы элемента ИЛИ соединены с выходами блоков проверки комбинаций условий, выход элемента ИЛИ подключен к входу признака выполнения критерия блока управления, первый, второй и третий выходы приема которого соединены SS соответственно с разрещающими входами блока формирования адресов событий, реСО гистра вывода и регистра ввода, первый и второй входы блока управления являются соответственно входом заявки на прием и управляющим входом выдачи процессора, первый и второй выходы блока управления являются соответственно выходом сигнала запроса следующего слова и выходом разрешения выдачи адреса процессора, первый 00 и второй тактовые выходы блока управления 00 соединены соответственно со счетным входом 1 счетчика слов и с в.ходом разрещения приема блока памяти, адресный вход которого подNU ключен к выходам разрядов счетчика слов, 00 информационный вход которого соединен с выходом числа слов в группе блока памяти, установочный вход счетчика слов соединен с первым установочным выходом блока управления , выход сигнала заданного числа слов соединен с входом признака числа слов блока управления, первый и второй информационные входы блока согласования с источником констант соединены соответственно с вторым информационным входом процессора и с информационным выходом блока памяти, первый и второй информационные выходы блока согласования с источником

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ping G06F 15 20

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

3 г

) К А BTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬ1ТИЙ (21) 3571703/24-24 (22) 04.04.83 (46) 30.10.85. Бюл. ¹ 40 (72) В. И. Жук и А. А, Савостьянов (53) 681.325 (088.8) (56) Нехай А. Л., Наканоров А. Г. Применение цифровых дискриминаторов при многомерном анализе в централизованной системе сбора и обработки физической информации.

Труды седьмой конференции по ядерной электронике, т. 2, ч. 2, М.: Атомиздат, с. 28—

37, рис. 5.

Авторское свидетельство СССР № 913388, кл. G 06 F 15/20, 1979. (54) (57) 1. ПРОЦЕССОР ДЛЯ ИДЕНТИФИКАЦИИ И АДРЕСОВАНИЯ СОБЫТИЙ содержащий регистр ввода, информационный вход которого является первым информационным входом процессора, регистр вывода, выходы разрядов которого являются первым информационным выходом процессора, блок памяти, счетчик слов, группы элементов И, блоки сравнения, блоки проверки комбинаций условий, элемент ИЛИ, регистр адресной переменной, блок согласования с источником констант, блок управления и блок формирования адресов событий, выход которого соединен с информационным входом регистра вывода, выходы разрядов регистра ввода подключены соответственно к первым входам элементов И каждой группы, вторые входы которых соединены с выходом кодов масок блока памяти, выходы элементов И каждой группы подключены к первой группе входов соответствующего блока сравнения, вторая. группа входов каждого блока сравнения соединена с выходом констант блока памяти, выход каждого блока сравнения подключен к первому информационному входу соответствующего блока проверки комбинаций условий, второй и третий информационные входы которого соединены соответственно с выходом кодов отношений сравнения и с выходом числа слов в группе блока памяти, установочный вход каждого

ÄÄSUÄÄ 1188748 A блока проверки комбинаций условий и разрешающий вход регистра адресной переменной соединены с выходом установки начальных значений блока управления, информационный вход регистра адресной переменной подключен к выходам элементов И групп, вход запрещения приема соединен с выходом указателя адресной переменной блока памяти, а выход подключен к первому информационному входу блока формирования адресов событий, второй информационный вход которого и входы элемента ИЛИ соединены с выходами блоков проверки комбинаций условий, выход элемента ИЛИ подключен к входу признака выполнения критерия блока управления, первый, второй и третий выходы приема которого соединены соответственно с разрешающими входами блока формирования адресов событий, регистра вывода и регистра ввода, первый и второй входы блока управления являются соответственно входом заявки на прием и управляющим входом выдачи процессора, первый и второй выходы блока управления являются соответственно выходом сигнала запроса следующего слова и выходом разрешения выдачи адреса процессора, первый и второй тактовые выходы блока управления соединены соответственно со счетным входом счетчика слов и с входом разрешения приема блока памяти, адресный вход которого подключен к выходам разрядов счетчика слов, информационный вход которого соединен с выходом числа слов в группе блока памяти, установочный вход счетчика слов соединен с первым установочным выходом блока управления, выход сигнала заданного числа слов соединен с входом признака числа слов блока управления, первый и второй информационные входы блока согласования с источником констант соединены соответственно с вторым информационным входом процессора и с информационным выходом блока памяти, первый и второй информационные выходы блока согласования с источником

1188748 констант соединены соответственно с вторым информационным выходом процессора и с информационным входом блока памяти, установочный вход блока согласования с источником констант соединен с вторым установочным выходом блока управления, выход сигнала окончания-приема блока согласования с источником констант соединен с входом признака окончания приема блока управления, отличающийся тем, что, с целью повышения надежности за счет предотвращения неверной идентификации событий при нарушении порядка размещения входных слов в их последовательности и учета случаев нарушения указанного порядка, в него введен блок контроля последовательности слов, первый, второй, третий и четвертый информационные входы которого подключены соответственно к выходам разрядов регистра ввода, к выходу контрольных констант блока памяти, к выходу числа слов в группе блока памяти и к выходам разрядов счетчика слов, информационный выход соединен с третьим и нформацион ным входом блока согласования с источником констант, установочный вход блока контроля последовательности слов соединен с третьим установочным выходом блока управления, вход признаков которого соединен с выходом признаков блока контроля последовательности слов, причем блок контроля последовательности слов содержит группу элементов И, схему сравнения, счетчики, элементы И, триггеры и дешифратор единицы, вход которого является четвертым информационным входом блока контроля последовательности слов, первые входы элементов И группы соединены с первым информационным входом блока контроля последовательности слов, вторые входы соединены с вторым информационным входом блока контроля последовательности слов, выходы элементов И подключены к первому входу схемы сравнения, второй вход которой соединен с вторым информационным входом блока контроля последовательности слов, выходы равенства и неравенства схемы сравнения соединены соответственно с первыми входами первого и второго элементов И, вторые входы которых и установочные входы первого, второго, третьего счетчиков и первого и второго триггеров соединены с установочным входом блока контроля последовательности слов, выход второго элемента И соединен со счетными входами первого и второго счетчиков, с единичными входами первого и второго триггеров и с выходом признаков блока контроля последовательности слов, выходы разрядов первого и третьего счетчиков являются информ ационным выходом блока контроля последовательности слов, информационный вход второго счетчика является третьим информационным входом блока контроля последовательности слов, выход первого элемента И подключен к входу управления приемом второго счетчика, к первому нулевому входу первого триггера и к первому входу третьего элемента И, второй вход которого соединен с выходом дешифратора единицы, а выход подключен к нулевому входу второго триггера, выход переполнения второго счетчика соединен с вторым нулевым входом первого триггера, со счетным входом третьего счетчика и с выходом признаков блока контроля последовательности слов, выходы первого и второго триггеров соединены с выходом признаков блока контроля последовательности слов, а блок управления содержит триггер, элементы задержки, распределитель импульсов, синхронизаторы двух сигналов, элемента И, ИЛИ, узел синхронизации сигналов и узел начальной установки, выход которого соединен с установочными входами первого и второго синхронизаторов двух сигналов, узла синхронизации сигналов, вторым и третьим установочными выходами блока и с первым входом первого элемента ИЛИ, выход которого соединен с первым установочным выходом блока и через первый элемент задержки с нулевым входом триггера, информационный вход и первый информационный выход первого синхронизатора двух сигналов являются соответственно первыми входом и выходом блока управления, второй информационный выход соединен с первым входом второго элемента ИЛИ и с третьим выходом приема блока, а разрешающий вход подключен к выходу третьего элемента ИЛИ, выход второго элемента ИЛИ соединен с входом раси редел ителя импульсов, первый и второй выходы которого являются соответственно первым и вторым тактовыми выходами блока, третий выход распределителя импульсов соединен с третьим установочным выходом блока, четвертый выход распределителя подключен к первым входам первого и второго элементов И, пятый выход соединен с первым входом третьего элемента И, выход которого подключен к запускающему входу узла синхронизации, вход признаков блока управления соединен с входом второго элемента задержки, с вторым входом второго элемента ИЛИ, с первыми входами четвертого элемента ИЛИ и четвертого элемента И, с первым входом пятого элемента И, с вторым входом первого элемента И и с вторым входом второго элемента И, выход второго элемента задержки соединен с первым входом пятого элемента ИЛИ, единичный выход триггера соединен с первым входом шестого элемента И и с вторым входом третьего элемента И, нулевой выход триггера соединен с третьим входом первого элемента И и с вторым входом четвертого элемента И, выход первого элемента И соединен с первым входом третьего элемента ИЛИ, второй вход которого и второй вход четвертого элемента

ИЛИ соединены с выходом пятого элемента И, второй вход которого соединен,с первым . выходом узла синхронизации сигналов, вто1188748

10

25 рой выход которого является первым выходом приема блока управления, вход признака является входом признака выполнения критерия блока, а третий выход соединен с первым информационным входом второго синхронизатора двух сигналов, первый информационный выход которого соединен с вторым выходом приема блока и с входом запроса узла синхронизации сигналов, вторые информационные вход и выход синхронизатора двух сигналов являются соответственно вторыми входом и выходом блока, вход признака окончания приема которого соединен с третьим входом третьего элемента ИЛИ, с первым входом шестого элемента ИЛИ и с вторым входом пятого элемента ИЛИ, выход которого соединен с третьим установочным выходом блока, выходы второго элемента И и шестого элемента ИЛИ соединены с выходом установки счетчиков блока, единичный вход триггера соединен с входом признака числа слов блока, выход четвертого элемента ИЛИ соединен с вторым входом шестого элемента И, выход которого подключен. к вторым входам первого и шестого элементов ИЛИ, выход четвертого элемента И соединен с третьим входом шестого элемента ИЛИ.

Изобретение относится к вычислительной технике и может использоваться для идентификации и адресования событий, информация о которых заключена в последовательно подаваемых на вход процессора и имеющим одинаковую длину группах входных слов, в каждой из которых одинаково размещены переменные величины. Процессор может применяться в измерительно-вычислительных, системах регистрации спектров в ядерной физике.

Цель изобретения — повышение надежности за счет предотвращения неверной идентификации событий при нарушении порядка размещения входных слов в их последовательности и учета случаев нарушения указанного порядка.

На фиг. 1 приведена структурная схема процессора; на фиг. 2 — структурная схема блока проверки комбинаций условий, соответствующей одному критерию идентификации; на фиг. 3 — структурная схема узла сравнения заданного для одного компаратора; на фиг. 4 — структурная схема блока контроля последовательности слов; на фиг. 5 — структурная схема блока управления; на фиг. 6 — структурная схема узла

2. Процессор по п. 1, отличающийся тем, что блок проверки комбинаций условий содержит счетчик, элемент И и узлы сравнения, первые входы которых соединены с первым информационным входом блока, вторые входы подключены к второму информационному входу блока, входы элемента И соединены соответственно с выходами узлов сравнения и с установочным входом блока, счетный вход счетчика подключен к выходу элемента И, информационный и установочный входы счетчика соединены соответственно с третьим информационным и с установочным входами блока, выход переполнения счетчика является выходом блока.

3. Процессор по п. I отличающийся тем, что блок формирования адресов событий содержит регистр и шифратор, вход которого является вторым информационным входом блока, первый информационный вход которого соединен с входами младших разрядов регистра, входы старших разрядов которого подключены к выходу шифратора, вход разрешения приема регистра является разрешающим входом блока, выходы разрядов регистра являются выходом блока. управления приемом в регистры; на фиг. 7— структурная схема узла управления формированием адресов событий; на фиг. 8 — структурная схема синхронизатора; на фиг. 9 схема счетчика слов; на фиг. 10 — схема блока согласования с источником констант; на фиг. ll — схема блока формирования адресов событий.

На схеме представлены регистр 1 ввода, вход 2 процессора, счетчик 3 слов, блок 4 памяти, блок 5 согласования с источником констант, группы элементов 6 И, блоки 7 сравнения, блоки 8 проверки комбинаций условий, элемент 9 ИЛИ, регистр 10 адресной переменной, блок 11 формирования адресов событий, регистр 12 вывода, блок 13 управления, блок 14 контроля последовательности слов, связи !5 — 43, узлы 44 сравнения, элемент 45 И, связь 46, счетчик 47, связь 48, дешифратор 49, элементы 50 И, элемент 51

ИЛИ, связи 52 и 53, группа 54 элементов И, связь 55, схема 56 сравнения, связи 57—

59, элементы 60 и 61 И, связи 62 — 66, дешифратор 67 единицы, связь 68, элемент

69 И, счетчик 70, связи 71 и 72, счетчик 73, связи 74, 75 и 76, счетчик 77, связь 76, триггер 79, связи 80, 81 и 82, триггер 83, связи

84 — 96, узел 97 начальной установки, синхронизаторы 98, 99 двух сигналов, рас1188748 пределитель 100 импульсов, элементы 101—

106 ИЛИ, элементы 107 — 112 И, триггер 113, элементы 114 и 115 задержки, узел 116 синхронизации сигналов, триггеры 117 и 118, элемент 119 И, элементы 120 и 121 ИЛИ, элемент 122 задержки, формирователь 123 прямоугольных импульсов, синхронизатор

124 двух импульсов, элементы 125 и 126 И, элемент 127 ИЛИ, элемент 128 НЕ, элемент

129 задержки, триггеры 130 и 131, элементы

132 и 133 И, элементы 134 и 135 ИЛИ, формирователь 136 прямоугольных импульсов, элемент 137 задержки, связи 138 — 149, счетчик 150, схема 151 сравнения, группы 152—

155 формирователей прямоугольных импульсов, шифратор 156, регистр 157.

Каждый блок 7 содержит более двух компараторов, каждый из которых выполнен с выходами «Больше или равно», «Меньше или равно», «Равно», «Не равно». Один вход каждого компаратора, служащий для подачи переменной величины., соединен с выходом одной из групп элементов 6 И. Другой вход каждого компаратора, служащий для подачи константы сравнения, соединен с соответствующим этому компаратору отдельным выходом 21 блока 4.

Количество блоков 8 равно количеству блоков 7 и между блоками 8 и 7 существует взаимно однозначное соответствие: выходы каждого блока 7 соединены с входами одного блока 8, служащими для подачи результатов сравнения, полученных в этом блоке 7, и наоборот. В каждом блоке 8 входы 32 служат для одновременной подачи всех кодов отношений сравнения, заданных для одного блока 7. Вход 33 блока 8, служащий для подачи информации о числе входных слов в группе, соединен с отдельным выходом из набора 24 выходов блока 4. Выход 34 каждого блока 8 служит для выдачи вычисленного значения одного критерия идентификациии.

В регистре 10 информационный вход 36, служащий для подачи переменной величины, соединен с выходом одной из групп элементов 6 И.

Пример. Последовательность 1 входных слов, состоящая из h групп G слов, может быть представлена в виде кортежа

1 =(61, ..., G,, ..., G.), (1) где ц=1,2, ..., h — номер группы G слов в последовательности входных слов;

G — p-я группа G слов в последовательности L входных слов.

Пусть при этом каждая группа G ñîñòîèò из двух слов . = (WPi <1 2) (2) где ъ„1 — первое слово р,-é группы G входных слов, содержащее, например, код времени пролета частиц; (7) w» — второе слово ц-й груПпы G входных слов, содержащее, например, код состояния детекторов.

Подставив (2) в (1), получим

L = (W„, W12, ..., W„1, W„2, ..., Wh1, Wh2) (3)

Пропуск, например, слова w12 в группе

G1 последовательности L приводит к тому, что вместо последовательности L получим последовательность 1." (Wl 1> W12> W22> ° ", >> 1>1> WP2» "

10 Whl, Wh2) . (4)

Процессор интерпретирует последовательность L* как последовательности групп G* слов таким образом, что в первую группу G,* включает первые h слов (в данном примере

h = 2), во вторую группу G — вторые h слов и т. д.

L* = (G,":, G,*, ..., G », ..., Gl", ) (5)

G„(К„, W12), G< = (®22> >31) (6) и т. д.

Из формул (6) и (2) видно, что последовательность L" содержит ошибочные группы, например, G,*, G вместо верных групп Gl, G2 в последовательности 1

G1= (И11, ЪЧ12)

25 G2 = (W21, W22)

Таким образом, при нарушении порядка размещения входных слов в их последовательности в результате пропуска даже одного слова вся следующая за ним последовательность входных слов интерпретируется неверно, т. е. события идентифицируются неверно.

Аналогичным образом последовательность входных слов будет интерпретироваться неверно при пропуске любого числа слов за исключением тех случаев, когда пропущенные слова, расположенные подряд в

«истинной» последовательности (т. е. в той, которая должна бы быть при отсутствии пропуска слов) составляют одну или несколько целых групп G входных слов.

Работа процессора подразделяется на два

40 этапа: этап подготовки и следующий за ним этап обработки потока групп входных слов.

На этапе подготовки из внешнего источника, например электронной вычислительной машины (ЭВМ), через вход 29 блока 5 в блок

4 поступает совокупность констант, опреде45 ляющая последующую обработку потока групп G входных слов. Эта совокупность состоит из набора Н управляющих констант, набора С констант сравнения и набора w контрольных констант.

Набор Н может быть представлен в виде кортежа

Н=(М, U, D, N), (8) где М вЂ” совокупность наборов масок;

U — совокупность наборов кодов отношений сравнения;

SS Р— набор указателей выбора адресной переменной;

N — набор, представляющий информацию о числе входных слов в группе.

1188748

Составляющие набора Н также могут быть представлены в виде кортежей

М=, (9)

М; = (гпп, ..., m;;, ..., m;„), 11= (Ь, ..., U;, ..., U.), (13)

0=(д,...,d;,..., d), (14)

N= (п, — n), (15) где i = 1, 2, ..., и — номер слова в группе; = 1, 2, ..., q — номер группы 6 и формируемой величины в каждом слове группы;

S = 1, 2, ..., b — номер критерия идентификации и соответствующих этому критерию блоков 7, 8;

j = 1, 2, ..., Х вЂ” номер компаратора в каждом блоке 7; т;; — маска, подаваемая в -ю группу элементов 6 И, при обработке i-го слова

М группы G;

R; — набор кодов г;; отношений сравнения, подаваемый в S-й блок 8 при обработке i-го слова группы G; г); — код отношения сравнения, подаваемый в S-й блок 8 для проверки результатов сравнения в

j-м компараторе S-го блока 7 при обработке

i-го слова в группе G;

d; — код указателя выбора адресной переменной, подаваемый в регистр 10 при обработке i-ro слова группы G; и — число слов в группе G.

Код t ;; ìîæåò иметь значения, из которых одно, например нуль, указывает на то, что при i-м слове группы G отношение сравнения для j-го компаратора в S-м блоке 7 не задано и поэтому результаты сравнения в этом компараторе при обработке i-го слова группы G должны игнорироваться. Остальные значения кода r;; çàäàþò отношения «больше или равно», «меньше или равно», «равно», «не равно».

Код d; указывает номер одной из переменных, поданных на вход регистра 10; переменная, имеющая номер, указанный кодом d;, должна быть выбрана регистром 10 в качестве адресной переменной. На пример d;+0 только для одного значения i, при котором

i-e слово группы G передает адресную переменную, а для остальных значений i задано

d;=0.

Набор В может быть представлен в виде кортежа (16) (17)

С = (СЙ ..., С ;,,1 ..., C!U, (18)

Ь> где C;- — набор констант С, сравнения, поЬ (S) даваемый в S-й блок 7 при обра(5) ботке i-го слова группы G;

C; — константа сравнения, подаваемая

5 на вход j-го компаратора в S-м блоке 7 при обработке i-го слова группы.

Набор w контрольных констант может быть представлен в виде кортежа

w=(v, 1с), (19) где ч — совокупность наборов контрольных масок;

k — набор контрольных кодов для проверки контрольных разрядов входного слова.

Составляющие набора ъ также могут

15 быть представлены в виде кортежеи

v=(v,...,v;,...,v„), (20)

k = (ki, ..., k;, ..., 1 „). (21) где i = 1, 2, ..., и — номер слова в группе G;

v; — маска для выделения контрольных разрядов

i-го слова группы G; — контрольный код для проверки контрольных разрядов i-го слова группы G.

Во время этапа подготовки после приема совокупности констант в блок 4 в нем производится чтение набора Nконстант,,и по окончании этого этапа на выходах 24 блока 4 устанавливаются потенциальные сигналы, соответствующие значениям констант из набора. Эти сигналы на выходах 24 блока 4 сохраняются в течение всего этапа обработки.

Кроме того, во время этапа подготовки блок

13 устанавливает блоки 3, 8 и 14 в исходное состояние.

По окончании этапа подготовки блок 5 включает блок 13, который вырабатывает на своем выходе сигнал готовности приема слова в регистр 1. Этот сигнал подается в качестве запроса во внешний источник входных слов, например ЭВМ. С этого мо4р мента начинается этап обработки.

На этапе обработки из внешнего источника через вход 2 в регистр 1 поочередно поступают входные слова w; последовательно подаваемых групп, G каждую из которых можно представить в виде кортежа:

45 G = (wi, ..., w;, ..., w ) (22)

Все группы G имеют одинаковую длину, равную п словам, и все слова во всех группах имеют одинаковое количество разрядов.

Каждое слово w; имеет контрольные и информационные разряды и может быть представлено в виде кортежа:

;= <1;, (23) где 1; — контрольный код, размещенный в контрольных разрядах слова w„; р; — информационный код, размещенный

55 в информационных разрядах слова

w;.

Информационный код представляет значения одной или нескольких переменных

1188748 величин. В отличие от таких методов контроля как, например, контроль по паритету или по модулю, код 1; идентифицирует положение слова w; в группе G входных слов и может представлять собой, например, код порядкового номера i слова в группе G.

Количество контрольных разрядов зависит от числа п слов в группе G и выбирается (назначается) пользователем в зависимости от решаемой задачи. При этом количество контрольных разрядов в слове может быть зависимо от номера i слова в группе.

Пример. Пусть каждая группа G состоит из четырех входных слов (n = 4):

G=

Тогда наиболее естественным представляется такое распределение контрольных и информационных разрядов, при котором каждое, например, 16-разрядное слово в группе G содержит 2 контрольных и 14 информационных разрядов. При этом, для каждого номера слова могут быть выбраны следующие значения контрольных кодов 1;:

i = 1; 2; 3; 4.

1;= 00; 01; 10; 11.

Однако в тех случаях, когда в некотором слове количество информационных разрядов оказывается недостаточным, то может быть использовано переменное количество контрольных разрядов, зависящее от номера слова. Например, в первом слове группы можно назначить один контрольный разряд и 15 информационных разрядов, а в остальных (втором, третьем, четвертом) словах группы иметь по 3 контрольных и 13 информационных разрядов. При этом для каждого номера слова могут быть выбраны следующие значения контрольных кодов 1,:

i = 1; 2; 3; 4, 1; = 1 (хх) 001; 010; 011, где (хх) — два информационных разряда первого слова, размещенные в позициях, которые используются в остальных словах группы в качестве контрольных разрядов

В информационных разрядах всех слов в каждой группе одинаково размещен заданный набор величин х, являющийся образом многомерного события. Каждый набор х может быть представлен в виде кортежа кортежей х;, каждый из которых размещен в одном i-м слове группы G; х=<хь...,x;,...,х), (25) х;=<хц ..., х, ...,х;,), (26) где х;; — у-я величина в i-м слове группы.

По мере обработки групп входных слов с выхода регистра 12 во внешний приемник, например ЭВМ, поочередно выдаются адреса всех событий идентифицированных в результате обработки очередной группы.

При приеме в регистр 1 очередного слова группы, начиная с первого слова, содержимое счетчика. 3 увеличивается на единицу и на выход 18 выдается код номера этого слова, который в качестве адреса лринима55

При появлении сигнала «1» на входе 16 счетчика 3, содержимое счетчика увеличивается на единицу и становится равным (i + 1). По этому адресу в блоке 4 производится чтение очередных наборов констант и очередной константы из набора D соответственно на выходы 20, 21, 22 и 23, а также очередных констант из наборов ч и k на выется в блок 4 по сигналу блока 13, подаваемому на вход 27 блока 4. По этому адресу в блоке 4 производятся чтение очередных наборов М,, В;, И; констант и очередной константы d, из набора- D соответственно на выходы 20, 21, 22 и 23, а также очередных констант v k; из наборов ч, k на выходы 25.

В процессоре обработка и контроль последовательности входных слов ведутся параллельно. Рассмотрим сначала контроль, который производится следующим образом.

Очередное слово w; группы G с выхода регистра 1 поступает на вход 55 блока 14.

С выхода 25 блока 4 на вход 93 блока 14 поступают контрольные константы, используемые для контроля i-го слова группы.

При этом на вход 91 (фиг. 4) поступает контрольная маска v;, а на вход 92 схемы 56 поступает контрольный код k;. Группа элементов 54 И формирует из входного слова контролируемую величину z; в соответствии с фор20 му лой

z; = w,/ v, (27) где / = знак поразрядной конъюнкции.

Величина z; содержит контрольный код 1; в контрольных разрядах и нули в остальных разрядах. В схеме 56 осуществляется сравнение контрольного кода 1;, поступающего на вход 92 схемы 56 из блока 4. Если сравниваемые коды не равны, то на выходе 58 схемы 56 появится сигнал «1». Тогда, при появлении контрольного синхроимпульса на входе 65 элемента 61 И на выходе 72 последнего появится сигнал «1», который увеличивает на единицу содержимое счетчиков 70 и 73, устанавливает триггеры 79 и 83 в единичное состояние. Сигнал «О», с выхода 94 триггера 79 через совокупность 39 выходов блока 14 поступает в блок 13 и запрещает формирование заявки процессора на прием очередного входного слова в регистр 1. Сигнал «О» с выхода 95 триггера 83 с выхода 39 блока 14 поступает в блок 13 и запрещает подачу сигнала «1» из блока 13, а на вход 46

40 элемента 45 в каждом блоке 8, устанавливая тем самым запрет на формирование импульсов, подсчитываемых в счетчиках 47 при вычислении полных критериев идентификации событий каждого типа. Одновременно с поступлением на входы 80 и 81 триггеров 79, 83

45 сигнал «1», с выхода 72 элемента поступает в блок 13, где формируются следующие сигналы: сигнал «1» на входе 16 блока 3; сигнал начальной установки на входе 48 счетчика 47 в каждом блоке 8; сигнал «1» на входе 27 блока 4.

1188748

10 ход 25. С выхода 25 блока 4 на вход 23 блока

14 поступают контрольные костанты, используемые для контроля (i + 1) -го слова группы, При этом на вход 81 поступает контрольная маска v;+>, а на вход 92 схемы 56 поступает контрольный код. В соответствии с формулой (27) из входного слова формируется величина к;», содержащая контрольный код 1;.1 .

Если коды, подаваемые соответственно на входы 59 и 92 схемы 56, окажутся равными, то сигнал «1» появится на выходе 57 схемы 56 и при появлении контрольного синхроимпульса на входе 64 элемента И 60 на выходе этого элемента появляется сигнал «1», который устанавливает начальное значение в счетчике 73 — дополнительный код числа (— и), а также поступает на вход 81 триггера 79 и устанавливает его в нулевое состояние, разрешая тем самым формирование в блоке 13 запроса на прием очередного входного слова.

Таким образом, обработка входных слов группы G продолжается, но полные критерии идентификации событий вычисляться не будут, так как запрет на подачу сигнала «1», из блока 13 на вход 46 в каждом блоке 8 не снят. Этот запрет снимается только в том случае, если сравниваемые в схеме 56 контрольные коды равны и на выходе дешифратора 67 появляется сигнал «1», соответствующий значению i = 1 на выходе 18 блока 3.

Если же сравниваемые коды не равны, то на выходе 58 появляется сигнал «1», и при появлении контрольного синхроимпульса на входе 65 элемента И 61 на выходе 72 этого элемента появляется сигнал «1», который увеличивает на единицу содержимое счетчиков 70 и 73. Запреты, установленные предыдущим сигналом «1»,с выхода 72 элемента И 61, сняты не будут. По сигналу «1» с выхода 72 элементн И 61, поступающему в блок 13, в последнем формируются следующие сигналы: сигнал «1» на входе 16 блока 3; сигнал начальной установки на входе 48 счетчика 47 в каждом блоке 8; сигнал «1» на входе 27 блока 4.

При появлении сигнала «1» на входе 16 счетчика 3 содержимое его увеличивается на единицу и становится равным (1+2) .

Сигнал «1» на входе 27 блока 4 осуществляет прием нового адреса с выхода 18 счетчика 3.

По этому адресу в блоке 4 производится чтение очередных наборов констант. Так продолжается до тех пор, пока сравниваемые в схеме 56 коды не окажутся равными, либо на выходе 74 счетчика 73 не появится сигнал переполнения, который увеличивает содержимое счетчика 77 на единицу. Появление этого сигнала свидетельствует о том, что код l; имеет недопустимое значение, так как не равен ни одному из контрольных кодов.

Сигнал с выхода 74 счетчика 73 поступает на вход 82 триггера 79 и устанавливает его

55 в ноль, снимая тем самым запрет формирования в блоке 13 заявки процессора на прием очередного входного слова в регистр 1. Кроме того, этот сигнал поступает в блок 13, где формируется сигнал «1», который поступает на вход 87 счетчика 73 и устанавливает его в начальное состояние. Одновременно с этим сигнал «1» с выхода 72 элемента И 61 поступает в блок 13, где формируются следующие сигналы: сигнал «1» на входе 16 счетчика 3; сигнал «1» начальной установки на входе 48 счетчика 47 в каждом блоке 8; сигнал «1» на входе 27 блока 4.

После поступления сигнала «1» на вход 16 счетчика 3 содержимое счетчика увеличивается на единицу и становится равным i. С выхода 94 триггера 79 в блоке 14 сигнал «1» поступает в блок 13, где формируется заявка процессора на прием очередного слова в регистр l. После приема этого слова в регистр 1 из блока 13 на вход 16 счетчика 3 поступает сигнал «1», в результате чего содержимое счетчика увеличится на единицу. Таким- образом, обработка группы слов продолжается.

Рассмотрим теперь обработку последовательности входных слов при отсутствии нарушения порядка размещения входных слов, в их последовательности.

Очередное i-e слово группы G с выхода регистра 1 поступает на входы всех групп элементов И 6. На выходе каждой группы формируется величина х;; х;,= w;Qm;; (28) где / — знак поразрядной конъюнкции.

При этом маски и, следовательно, величины х;; в разных группах 6, т. е. при разных значениях индекса 1 могут быть одинаковым и.

На один вход каждо" j-й схемы сравнения в каждом S-м блоке 7 поступает константа

С;; с выхода 21 блока 4, а на другой вход этой схемы сравнения поступает переменная величина х;, поступающая с выхода j-го блока 6. В каждой схеме сравнения каждого блока 7 производится сравнение указанной ж переменной величины с константои С;;. На выходах каждой схемы сравнения формируются сигналы о выполненных отношениях сравнения. На входы каждого блока 8 поступают выходные сигналы всех схем сравнения в S-м блоке 7 и набор Катодов отношений сравнения с выхода 22 блока 4. В каждом блоке 8 и ри обработке очередного слова группы вычисляется частичный критерий F; идентификации и выполняются действия по вычислению полного критерия Г® идентификации события S-го типа. Частичный критерий F; вычисляется в соответствии с формулой

F =фи (29) где Р;; — предикат, определенный íà i-м слове группы G, íà j-й схеме сравнения

S-го блока 7.

1188748

Если отношение сравнения, заданное кодом r®èç набора R;, совпадает с результатом сравнения в j-й схеме сравнениями-го блока 7, то Р, ; = 1,в противном случае Р;;=О.

После обработки всех h слов группы G на выходе каждого S-го блока 8 1 ормируется значение полного критерия F идентификации в соответствии с формулой (30) Если критерий идентификации выполняется, то F+ = 1, в противном случае F O.

Сигналы с выходов всех блоков 8 подаются на входы элемента 9 и на вход 35 блока 11. Элемент 9 формирует признак р выполнения критериев идентификации р= QF (31)

5=1

Признак р подается в блок 13 и разрешает формирование адреса события если р=1.

В противном случае (р=0), адрес события не формируется и обработка очередной группы входных слов на этом заканчивается.

Одновременно с передачей величины х;; в блоки 7 одна из этих величин, например величина х из х-й группы 6, поступает на вход 36 регистра 10, а на другой вход этого же блока поступает код d; с выхода 23 блока 4. Если 4;=1, то по сигналу блока 13, подаваемому на вход регистра 10, последний производит прием величины х . Величина с выхода этого регистра подается на вход 27 блока 11 в качестве адресной переменной j

После обработки и слов каждой группы G блок 11 определяет номер S выполненного критерия идентификации по сигналам, поступающим с выходов блоков 8 и формирует адрес ns события из этого номера S и адресной переменной 1„поступающей из регистра 10, например в соответствии с формулой а. = (Ь, у„). (32)

Если прйзнак р на выходе элемента 9 разрешает формирование адре