Динамическое запоминающее устройство

Динамическое запоминающее устройство

Иллюстрации

Показать все

Реферат

 

ДИНАМИЧЕСКОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее блок памяти, блок управления, первый и второй входы которого являются входами «Запрос и «Возврат устройства, третий и четвертый входы блока управления соединены с выходами первого и второго регистров адреса соответственно, вход первого регистра адреса является входом «Номер уровня устройства, первый вход второго регистра адреса соединен с выходом первого регистра адреса, второй вход является входом «Начальный адрес устройства, один из выходов блока управления подключен к входам блока памяти, отличающееся тем, что с целью повышения быстродействия устройства, в него введены группа регистров адреса, шифраторы, группы элементов И и элементы ИЛИ, причем входы регистров адреса группы соединены с выходами блока памяти, а выходы - с входами соответствуюш ,их шифраторов, выходы которых подключены к первым входам элементов И групп, вторые входы которых соединены с другими выходами блока управления , выходы элементов И групп подключены к входам элементов ИЛИ, выходы которых соединены с третьим входом второго (Л регистра адреса.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (5D 4

ОПИСАНИЕ ИЗОБРЕТ .К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3753935/24-24 (22) 14.06.84 (46) 30.10.85. Бюл, № 40 (72) В. П. Невский, В. Н. Горшков и Ю. В. Сныткин (53) 681.327 (088.8) (56) Авторское свидетельство СССР № 513651, кл. G 11 С 21/00, 1977.

Авторское свидетельство СССР № 760190, кл. G 11 С 21/00, 1980. (54) (57) ДИНАМИЧЕСКОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее блок памяти, блок управления, первый и второй входы которого являются входами «3апрос«и «Возврат» устройства, третий и четвертый входы блока управления соединены с выходами первого и второго регистров адреса соответственно, вход первого регистра адреса является входом «Номер уровня»

„„SU„„1188785 А устройства, первый вход второго регистра адреса соединен с выходом первого регистра адреса, второй вход является входом

«Начальный адрес» устройства, один из выходов блока управления подключен к входам блока памяти, отличающееся тем, что с целью повышения быстродействия устройства, в него введены группа регистров адреса, шифраторы, группы элементов И и элементы ИЛИ, причем входы регистров адреса группы соединены с выходами блока памяти, а выходы — с входами соответствующих шифраторов, выходы которых подключены к первым входам элементов И групп, вторые входы которых соединены с другими выходами блока управления, выходы элементов И групп подключены к входам элементов ИЛИ, выходы которых соединены с третьим входом второго регистра адреса.

1188785

Изобретение относится к вычислительной технике и может быть использовано в вычислительных машинах, интерпретирующих программу, записанную на языке высокого уровня, мини-машинах, не имеющих программных средств динамического распределения памяти, а также для страничного обмена между оперативным и внешними запоминающими устройствами.

Целью изобретения является повышение быстродействия устройства.

На чертеже приведена функциональная схема предложенного устройства.

Устройство содержит блок 1 памяти, первый 2 и второй 3 регистры адреса, блок 4 управления, входы «Зпрос«5, «Возврат» 6, «Номер уровня» 7 и «Начальный адрес» 8, группу регистров 9i, 9>, 9„адреса, шифраторы 10i, 10,...,10„, элементы И 11, элементы ИЛИ 12.

Блок 4 управления включает в свой состав дешифратор 13 номер уровня, группу элементов И 14, 14д,..., 14„, дешифратор

1,5 начального адреса, группы элементов и 16 > 16 >...> 16»>» 1621> 1622> 162k 16>>1>

16„, элемент ИЛИ вЂ” НЕ 17, элемент И 18, Вся распределяемая память объемом 2 слов разделяется на сегменты объемом 2, 2

2 " слов. Все сегменты одного размера составляют уровень распределяемой памяти и представлены узлами регистров, состоящими из триггеров 1911 1912," 19ь 19 ь19ы,"., 19и, 19,i, 19„г. Блок 4 содержит также группы элементов И 20,..., 20im, 20,..., 20и,..., 20,g, группы элементов ИЛИ 21 ), 21,..., 21и,...,2l„i, 21„, группы элементов ИЛИ 22 >, ..., 22 д,, 22 а,..., 22,ц>..., 22 (и-a)g, 22 (и-1) 4, группы формирователей 23, 23 ..., 23ил, 23,, 23,..., 23gy,,..., 23к1, 23 а,элементы 24, 25 задержки.

Число уровней распределяемой памяти

j= 1,2,...,п; число сегментов одинакового объема на одном уровне j=1,2,..., k,...,m.

Устройство работает следующим образом.

На блок 4 поступает сигнал «Запрос» по входу 5, а на первый регистр 2 — сигнал

«Номер уровня» по входу 7, который соответствует объему запрашиваемой памяти.

При поступлении каждого сигнала запроса регистры 9i, 9,,9„устанавливаются в нулевое состояние. По сигналам «Запрос» и «Номер уровня» блок 4 вырабатывает сигнал, который поступает на вход блока памяти, соответствующий запрашиваемому уровню. Происходит это следуюшим образом: код j-го уровня с первого регистра 2 поступает на третий вход блока 4, а именно на вход дешифратора 13, с j-го выхода которого единичный сигнал поступает на первый вход элемента И 14. На второй вход элемента И 14; поступает сигнал «Запрос»

С выхода элемента 14; поступает сигнал

«Запрос». С выхода элемента 14; сигнал подается на вход блока памяти, соответствующий запрашиваемому уровню.

С получением запроса от блока 4 в блоке

1 памяти определяется первый по порядку на запрашиваемом уровне свободный сегмент и его номер заносится в регистр 9;. Происходит это следующим образом. Сигнал с выхода блока 4 управления поступает на одни из входов элементов И 20р. 20)з,..., 20 k, на другие входы которых через элемент 24 задержки поступают сигналы с единичных выходов триггеров 19;i, 19@,..., 19; ь Если сегмент занят, то йа единичном выходе соответствующего ему триггера 19 единичный сигнал, а если свободен— нулевой. Таким образом, единичный сигнал появится на выходе тех элементов И 20, номера которых соответствуют номерам сегментов, которым предшествуют все уже занятые сегменты. С выходов соответствующих элементов И 20 единичные сигналы через соответствующие элементы ИЛИ 21 поступают на единичные входы соответствующих триггеров 19. Однако изменение состояния— переход из 0 в 1 — происходит лишь в том триггере, который соответствут свободному сегменту. На входе соответствующего данному триггеру формирователя 23 произойдет изменение потенциала с нулевого на единичный и на выходе формирователя сформируется импульс, который фиксируется в соответствующем разряде регистра 9;. Унитарный код с выхода регистра 9 поступает на вход шифратора 10j, где преобразуется в двоичный. С выхода шифратора 10j код номера занимаемого сегмента памяти поступает на первые входы элементы И I lj, на вторые входы которых поступает сигнал с выхода блока 4, а именно с j-го выхода деш иф ратора 13.

С выхода элементов И 11, через элементы ИЛИ 12 код номера занимаемого сегмента поступает на регистр 3. В разряды адреса, соответствующие номеру уровня, информация поступает с выхода регистра 2. Таким образом, в регистре 3 формируется адрес, соответствующий запрашиваемому объему памяти.

Если все сегменты запрашиваемого уровня окажутся занятыми, то ни один из триггеров 19 не изменит своего состояния, ни на одном из выходов формирователей 23 не будет сформирован импульс и во всех регистрах 9 будет нулевая информация. Нулевая информация будет и в разрядах регистра 3, соответствующих номеру сегмента.

Эта информация с выхода регистра 3 поступает на четвертый вход блока 4; на вход элемента ИЛИ вЂ” НЕ 17, С выхода элемента ИЛИ вЂ” НЕ 17 сигнал единичного уровня поступит на один из входов элемента И 18, На другой вход элемента И 18 через элемент

25 задержки подается сигнал «Запрос».

Единичный уровень на выходе элемента И 18 соответствует сигналу «Отказ».

Сигналы с единичных выходов соседних в группе триггеров 19 объединяются

1188785

ВНИИПИ Заказ 6748/58;; 583 Подпиеное

Филиал ППП «Патент», г. Уикгорол. ул. Проектная, 4 попарно на элементах ИЛИ 22, с выхода которых сигнал через соответствующий элемент ИЛИ 21 передается на единичный вход соответствующего триггера 19 группы, относящейся к уровню большим объемом сегментов. Таким образом, если хотя бы один из двух малых сегментов занят, то включаюший их сегмент большего объема считается занятым и исключается из распределения путем установки в единичное состояние соответствующего триггера 19.

При освобождении какого-либо объема памяти на регистр 2 поступает номер уровня j, на регистр 3 — «Начальный адрес» по входу 8 в виде номера освобождаемого сегмента i и по входу 6 — сигнал «Возврат».

Сигнал «Возврат» поступает на второй вход блока 4, а именно: на входы всех элементов

И 16, код номера уровня с выхода регистра 2 поступает на третий вход блока 4, а

5 именно: на вход дешифратора 13. С j-го выхода дешифратора 13 сигнал поступает на входы всех элементов И 16 j-й группы. Код номера сегмента с выхода регистра 3 подается на четвертый вход блока 4, а именно на вход дешифратора 15, с i-го выхода

1О которого сигнал поступает на третий вход элемента И 16;,. С выхода элемента И 16;; единичный сигнал поступает на нулевой вход триггера 19;;. Триггер из единичного переводится в нулевое состояние. Это означает, что данный сегмент свободен для последу1> ющего распределения.