Устройство для умножения двоичных чисел в дополнительном коде
Патент 1191907
Авторы
Классы МПК
Устройство для умножения двоичных чисел в дополнительном коде
Иллюстрации
Реферат
УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ ДВОИЧНЫХ ЧИСЕЛ В ДОПОЛНИТЕЛЬНОМ КОДЕ, содержащее матрицу элементов И, матрицу одноразрядных сумматоров и сумматор по модулю два, входы которого соединены с входами знаковых разрядов первого и второго операндов устройства, а выход подключен к выходу знакового разряда устройства , первые входы элементов И i-ro столбца матрицы подключены к входу i-ro информационного разряда первого операнда устройства (,...,n , п - количество информационных разрядов первого .операнда ), вторые входы элементов И j-й строки матрицы подключены к входу j-ro информационного разряда второго операнда устройства (,...,m; m - количество информационных разрядов второго операнда ), выход первого элемента И первой строки матрицы подключен к . ДУ первого информационного разряда устройства, выход суммы каясдого одноразрядного сумматора k-ro столбца матрицы подключен к входу следующего одноразрядного сумматора того же СЕгаюзкдя 13 « . -IriA БМ ЛёОГЕНА столбца матрицы (,...,п + m - I), выход суммы последнего одноразрядного сумматора k-го столбца матрицы соединен с выходом (k+1)-го информационного разрядаУстройства, выход переноса каждого одноразрядного сумматора 1-го столбца матрицы подключен к входу одноразрядного сумматора (i+l)-ro столбца матрицы (,...,n+m-2), выходы элементов И S-и диагонали матрицы подключены к }ходам одноразрядных сумматоров tS-l)-ro столбца матрицы (,...,п+ +т-I), отличающееся тем, что, с целью расширения области применения за счет возможности произвольного выбора количества разрядов (Л операндов, устройство содержит первьй и второй преобразователи прямого кода, в дополнительный, информас ционные входы которых подключены к входам информационных разрядов соответственно первого и второго операндов устройства, а входы управ;О ления включением .соединеныс входами знаковых разрядов соответственно О второго и первого операндов устройства , выходы первого преобразователя прямого кода в дополнительный с первого по п-й соединены с входами одноразрядных сумматоров столбцов с га-го по (п+т)-й матрицы соответственно , выходы второго преобразователя прямого кода в дополнительный с первого по т-й соединены с вхо-. дами одноразрядных сумматоров с;.толб+г цов с п-го по (п+т)-й матрицы соответственно .
СОЮЗ СОВЕТСНИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИН
„„SU„„1191907 (50 4 G 06 F 7 52
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
МЮЙЩЩ/1 Ц,13
НЙАЩ 1 ЕЦД
К ABTOPCHOMY СВИДЕТЕЛЬСТВУ
ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР
llO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3594250/24-24 ,22) 20.05.83 (46) 15.11.85 ° Бюл. N - 42 (72) А.А.Дмитриев и А.M.Грузных (53) 681.325.5(088.8) (56) Рабинер Л,, Гоулд Б. Теория и применение цифровой обработки сигналов. — М.: Мир, 1978, с. 577.
Авторское свидетельство СССР
В 1037247, кл. G 06 F 7/52,,1982. (54)(57) УСТР011СТВО ДЛЯ УМНОЖЕНИЯ
ДВОИЧНЫХ ЧИСЕЛ В ДОПОЛНИТЕЛЬНОМ
КОДЕ, содержащее матрицу элементов
И, матрицу одноразрядных сумматоров и сумматор по модулю два, входы которого соединены с входами знаковых разрядов первого и второго операндов устройства, а выход подключен к выходу знакового разряда устройства, первые входы элементов И
i-ro столбца матрицы подключены к входу i-го информационного разряда первого операнда устройства (i=1,...,n;
n — количество информационных разрядов первого операнда ), вторые входы элементов И 1-й строки матрицы подключены к входу j-го информационного разряда второго операнда устройства (j=l m; m — количество информационных разрядов второго операнда ), выход первого элемента И первой строки матрицы подключен к выхо-. ду первого информационного разряда устройства, выход суммы каждого одноразрядного сумматора k-ro столбца матрицы подключен к входу следующего одноразрядного сумматора того же столбца матрицы (k=.l,...,n + m — 1), выход суммы последнего одноразрядного сумматора k-го столбца матрицы соединен с выходом (k+I )-ro информационного разряда устройства, выход переноса каждого одноразрядного сумматора 1-го столбца матрицы подключен к входу одноразрядного сумматора (1+1)-ro столбца матрицы (1=1,...,n+m-2), выходы элементоэ И
S -й диагонали матрицы подключены к входам одноразрядных сумматоров
i$-1)-го столбца матрицы ($=2,...,n+
+m-l), о т л и ч а ю щ е е с я тем, что, с целью расширения области при» менения за счет возможности произ- ® вольного выбора количества разрядов операндов, устройство содержит первый и второй преобразователи пря- С мого кода. в дополнительный, информационные входы которых подключены к Е входам информационных разрядов со- фы ответственно первого и второго операндов устройства, а входы управления включением, соединены- с входаОиий ми знаковых разрядов соответственно второго и первого операндов устройства, выходы первого преобразователя прямого кода в дополнительный с первого по и-й соединены с входами одноразрядных сумматоров столбцов с m-го по (n+m)-й матрицы соответственно, выходы второго преобразователя прямого кода в дополнительный с первого no m-й соединены с вхо-. дами одноразрядных сумматоров столб цов с п-ro по (n+m)-й матрицы соответственно., 1191907
Изобретение относится к цифровой электронной вычислительной технике и может быть использовано для построения матричных умножителей в процессорах электронных вычислительных ма- 5 шин.
Цель изобретения — расширение области применения за счет возможности произвольного выбора количества разрядов операндов.
t0
На чертеже показана функциональная схема устройства для случая n=4, m=3.
Устройство содержит матрицу элементов И 1, матрицу одноразрядных сумматоров 2, преобразователи 3 и 4 прямого кода в дополнительный, сумматор 5 по модулю два, входы Ь инфор, мационных разрядов первого операнда, входы 7информационных разрядоввторо- 20
ro операнда, вход 8 знакового разряда первого операнда, вход 9 знакового разряда второго операнда, выходы 10 информационных разрядов, выход 11 знакового разряда. Элементы И 1 матрицы и преобразователи 3 и 4 своими выходами соответственно 12, 13 и 14 подключены в соответствии со значениями своих весов с входами одноразрядных су. маторов 2 матрицы. Входы эле- 30 ментов И 1 матрицы соединены с входами Ь и 7. Входы сумматора 5 по мо.— дулю два подключены к входам 8 и 9.
Информационные входы преобразователей 3 и 4 соединены соответственно з5 с входами Ь и 7, а входы управления включением — с входами 9 и 8. Выходы суммы последних в каждом столбце сумматоров 2 матрицы соединены с выходами 10. Выход gp сумматора 5 по модулю два подключен к выходу 11.
Устройство работает следующим образом.
В прямом коде при выполнении one- 5 рации умножения осуществляется умно жение модулей по формуле
)К l = Ixl )v I. (1) Знак результата умножения опреде- gp ляется иэ выражения
sign Z = sign х Щ sign у, (2)
Представление в дополнительном коде (и-1)-разрядного двоичного числа можно-описать выражением
И-1
m n 11-1 о
x=-2 х„+ 7. к„,=-2 к„+2 x „+".+2 ко (ь)
111=0 где х — разряды дополнительного кода, которые могут принимать значения 1 О, 1 ; х — знаковый разряд дополнительп ного кода, который может принимать значение (0, lj (n-1) — разрядность мантиссы числа х.
Аналогичным образом может быть записан второй сомножитель:
Произведение двух чисел х и у записывается в следующем виде: п-1
n p n > р к=2 яч-2х 2>-,2 2 к+ иg 0 + Pm=0
p- l с .2 2 (4)
11,=0 тгО
Учитывая (2 ) выражение (4 ), описывающее так называемый алгоритм Бута, может быть представлено в виде
Р 1 П-1
n>P n g p й= 2 (х„О+ р), -2 хи : 2 -2
q-î р в=С
P-1 2 х Х РХ 1х,„)} (5)
У-0 11 =О
Четвертый член выражения (5 ) всегда положителен, что указывает на то, что числа х и у, представленные в дополнительном коде, перемножаются по описанию этой частью выражения так же, как это делается в прямом коде.
11ри этом корректирующие коды, выраженные вторым и третьим членами (5 ), могут присутствовать или отсутствовать в нем в зависимости от наличия или отсутствия знака (-) у первого или второго сомножителя.
Преобразователь 3 (4 ) может быть построен в виде совокупности последовательно соединенных разрядных ячеек,каждая из которых описывается следующей системой логических уравнений:
0 = АВС ЧАВС ВС;
Е = ЛВС где А - сигнал на входе управления включением;
 — сигнал <а соответствующем информационном входе преобразователя;
С вЂ” сигнал на входе переноса;
1191907 з
Я - сигнал на соответствующем выходе преобразователя;
Е » сигнал на выходе переноса
1 при этом в первой разрядной ячейке в качестве сигнала С используется сигнал А. данная система уравнений может быть упрощена и соответственно упрощена конструкция преобразователя 3 (4); 1О
Сухость его работы заключается в том, что при наличии сигнала "0" на входе управления включением, соединенном с входом 9 (8), на выходы 13 (14 ) информация не поступает (на этих выходах сформировано значение "0"), а при наличии на этом входе сигнала
"1" преобразователь осуществляет преобразование поступающего на его информационные входы с входов б (7) операнда в дополнительный код, который и поступает с выходов
13 (14) преобразователя 3 (4} на входы соответствующих сумматоров 2 матрицы.
Срабатывание устройства происходит после подачи на его входы х и у сигналов операндов.
С входов 6 и 7 сигналы операндов поступают на элементы И 1 матрицы. На выходах элементов И 1 вырабатываются сигналы произведений х у
С выходов элементов И 1 матрицы сигналы поступают на входы соответству-. ющих сумматоров 2 матрицы. Одновременно с подачей сигналов на входы элементов И 1 сигналы операндов подаются на информационные входы преобра- . зователей 3 и 4, которые при наличии информации о том, что другой операнд отрицателен (наличие сигнала !" на входах 9 и 8 ), вырабатывают значения: дополнительных кодов операндов, поступающие на входы соответствующих сумматоров 2 матрицы.
Процесс установленияв матрицесум-. маторов 2начинается справого верхнего угла и распространяется вниз ивлево, Процесс заканчивается установлением значения старшего разряда нижней строки
1191907
Составитель В,Березкин
РедактоР M...,Дыпын ТехРед 0.цеце
Корректор И.Куска
Заказ 7164/46 Тираж 709 Подписное
ВНИИПИ Государственного комитета СССР по делам изобретений и открытий
113035, Иосква, Ж-35, Раушская иаб., д. 4/5
Филиал ППП ".Патент", г. Ужгород, ул.1 роектная, 4