Цифровой интегратор

Цифровой интегратор

Иллюстрации

Показать все

Реферат

 

ЦИФРОВОЙ ИНТЕГРАТОР, содержаший группу регистров подынтегральной функции, сумматор, регистр хранения промежуточных сумм, генератор тактовых импульсов и входной коммутатор, причем информационные входы регистров подынтегральной функции являются входами подынтегральной функции интегратора, выходы регистров подынтегральной функции соединены с информационными входами входного коммутатора, выход которого соединен с первым входом сумматора, второй вход которого соединен с выходом регистра хранения промежуточных сумм, отличающийся тем, что, с целью сокращения оборудования, он SrF.f) 13 содержит выходной коммутатор, оперативное запоминаюшее устройство, счетчик адреса, элемент НЕ, элемент И и триггер, причем выход результата сумматора соединен с информационным входом оперативного запоминающего устройства, выход которого соединен с информационным входом регистра хранения промежуточных сумм, вход записи которого соединен с входом чтения оперативного запоминающего устройства, со счетным входом счетчика адреса, с выходом элемента И и через элемент НЕ с входом записи оперативного запоминающего устройства , адресный вход которого соединен с управляющими входами входного и выходного коммутаторов и с информационным выходом счетчика адреса, выход переполнения которого соединен с входом установки в jg «О триггера, вход установки в «1 которого является входом переменной интег- СЛ рирования интегратора, выход триггера соединен с первым входом элемента И, второй вход которого соединен с выходом генератора тактовых импульсов, выход переноса сумматора соединен с информационным входом выходного коммутатора, выходы которого являются выходами интегратора.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

rsg 4 G 06 J 1/02

HZ z 1З

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3627653/24-24 (22) 22.07.83 (46) 15.11.85. Бюл. № 42 (72) В. М. Герман, Ф. Л. Гетманович, В. Н. Оранский, Ю. А. Степанов и Ф. Л. Сточек (53) 681.325(088.8) (56) Гладкий В. С. Вероятностные вычислительные модели. — М.: Наука, 1973, с. 152.

Вычислительные машины непрерывного действия. — М.: Высшая школа, 1964, с. 374. (54) (57) ЦИФРОВОЙ ИНТЕГРАТОР, содержащий группу регистров подынтегральной функции, сумматор, регистр хранения промежуточных сумм, генератор тактовых импульсов и входной коммутатор, причем информационные входы регистров подынтегральной функции являются входами подынтегральной функции интегратора, выходы регистров подынтегральной функции соединены с информационными входами входного коммутатора, выход которого соединен с первым входом сумматора, второй вход которого соединен с выходом регистра хранения промежуточных сумм, отличающийся тем, что, с целью сокращения оборудования, он

ÄÄSUÄÄ 1191925 A содержит выходной коммутатор, оперативное запоминающее устройство, счетчик адреса, элемент НЕ, элемент И и триггер, причем выход результата сумматора соединен с информационным входом оперативного запоминающего устройства, выход которого соединен с информационным входом регистра хранения промежуточных сумм, вход записи которого соединен с входом чтения оперативного запоминающего устройства, со счетным входом счетчика адреса, с выходом элемента И и через элемент НЕ с входом записи оперативного запоминающего устройства, адресный вход которого соединен с управляющими входами входного и выходного коммутаторов и с информационным выходом счетчика адреса, выход переполнения которого соединен с входом установки в е

«О» триггера, вход установки в «1» которого является входом переменной интегрирования интегратора, выход триггера соединен с первым входом элемента И, вто- I рой вход которого соединен с выходом генератора тактовых импульсов, выход перено- П са сумматора соединен с информационным входом выходного коммутатора, выходы которого являются выходами интегратора.

1191925

FA,à — „, F

Составитель Ю. Ланцов

Техред И. Верес Корректор И. Муска

Тираж 709 Подписное

ВНИИПИ. Государственного комитета СССР по делам изобретений н открытий

113035, Москва, Ж вЂ” 35, Раушская наб, д. 4/5

Филиал ППП «Патент», r. Ужгород, ул. Проектная, 4

Редактор М. Дылын

Заказ 7! 58/47

Изобретение относится к вычислительной технике, в частности к интегрирующим устройствам, и может быть использовано в цифровых системах управления и системах обработки данных.

Цель изобретения — сокращение оборудования.

На чертеже приведена структурная схема устройства.

Цифровой интегратор содержит п регистров 1 поЛь1нтегральной функции, входной коммутатор 2, сумматор 3, выходной коммутатор 4, регистр 5 хранения промежуточных сумм, оперативное запоминающее устройство 6, генератор 7 тактовых импульсов, элементы И 8, триггер 9, счетчик 10 адреса, элемент.НЕ 11, входы 12 подынтегральной функции и выходы 13.

Работа устройства происходит следующим образом.

Импульсы приращений и подынтегральных функций поступают на входы регистров 1 подынтегральных функций. В момент поступления очередного импульса приращения переменной интегрирования х триггер 9 устанавливается в единичное состояние и открывает элемент И 8, через который от гечератора 7 на вход счетчика !О адреса поступают импульсы. Первый из них устанавливает в счетчике 10 адрес, соответствующий первой переменной, и через входной коммутатор 2 на вход сумматора 3 поступает значение первой подынтегральной функции в момент t. Одновременно этот же адрес устанавливается на входе адреса заломинающего устройства 6, на вход считывания которого поступает импульс с выхода элемента И 8, что приводит к записи в регистр 5 значения промежуточной суммы первой интегрируемой функции, поскольку на вход записи этого регистра поступает импульс с выхода элемента И 8. Значение подынтегральной функции, находящееся в регистре 1, складывается с содержимым регистра 5, и результат заносится в запо10 минающее устройство 6 через время т прохождения первого импульса через элемент

НЕ 11 на вход записи запоминающего устройства 6. Если в результате сложения появляется импульс переполнения, то через выходной коммутатор 4 он поступает на первый выход устройства. С приходом следующего импульса от генератора аналогичным образом интегрируется вторая и последующие входные переменные. Последний импульс генератора, соответствующий и-й переменной, выделяется на выходе переполнения счетчика адреса 10 и устанавливает триггер 9 в «О», закрывая прохождение импульсов от генератора 7 до прихода очередного импульса переменной интегрирова.ния Лх. Условием нормальной работы схемы

25 является выполнение неравенства где Р4„, F, и — частота поступления импульсов переменной интегрирования, частота тактового генератора и число входных интегрируемых переменных соответственно.