Устройство для умножения двоично-десятичных цифр

Устройство для умножения двоично-десятичных цифр

Иллюстрации

Показать все

Реферат

 

УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ ДВОИЧНО-ДЕСЯТИЧНЫХ ЦИФР, содержащее матрицу элементов И, блок анализа , блок сумматоров и кодопреобразователь , причем блок анализа содержит четыре элемента ИЛИ, блок сумматоров содержит одноразрядные сумматоры, полусумматоры и элемент ИЛИ, кодопреобразователь содержит три трехразрядных двоичных сумматора , восемь элементов И и четыре элемента ИЛИ, причем первые входы элементов И i-и строки матрицы (i J,...,4) соединены с входом 1-го разряда первого операнда устройства , вторые входы элементов И J-ro столбца матрицы (j 1,...,4) соединены с входом j-го разряда второго операнда устройства, первый и второй входы первого элемента ИЛИ блока анализа соединены с выходами первого элемента К второй строки матрицы и второго элемента И первой строки матрицы соответственно , первый и второй входы второго элемента ИЛИ блока анализа соединены с выходами второго элемента И второй строки матрицы и третьего элемента И первой строки матрицы соответственно, первый и второй входы третьего элемента ИЛИ блока анализа соединены с выходами первого элемента И четвертой строки матрицы и второго элемента И третьей строки матрицы соответственно , первый, и второй входы четвертого элемента ИЛИ блока анализа соединены с выходами третьего элемента И второй строки матрицы и четвертого элемента. И первой строки матрицы соответственно, выход четвертого элемента И четвертой строки матрицы подключен к первому входу первого полусумматора блока сумматоров , выход третьего элемента И четвертой строки матрицы под (Л ключен к первому разрядному входу первого одноразрядного сумматора блока сумматоров, выход переноса первого одноразрядного сз мматора блока сумматоров подключен к входу переноса второго одноразрядного сумматора блока сумматоров, первый разQO 00 01 рядный вход второго одноразрядного сумматора блока сумматоров.подключен к выходу суммы третьего одноразрядного сумматора блока суммаСАЭ торов, первый разрядный вход третьего одноразрядного сумматора блока сумматоров подключен к выходу второго элемента И четвертой строки мат- . рицы, первый разрядный вход и вход переноса четвертого одноразрядного сумматора блока сумматоров соединены соответственно с выходами переноса третьего и второго одноразрядных сумматоров блока сумматоров-, выход переноса пятого одноразрядного сумматора блока сумматоров соединен с

СОЮЗ СО8ЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

Ф.Я0

ОПИСАНИЕ ИЗОБРЕТ

М АВТОРСКОМУ СВИДЕТЕЛЬСТВУ.

Ф

° °

° а

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ (21) 3610932/24-24 (22) 27.06.83 (46) 15.12.85. Бюл. Р 46 (71) Минский радиотехнический институт (72) Л.А. Глухова и А.Т. Пешков (53) 681.325(088.8) (56) Патент СНА 9 3890496, кл. G 06 F 7/52, 1975.

Авторское свидетельство СССР

11- 1073771, кл. G 06 F 7/52, 1982. (54)(57) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ.

ДВОИЧНО-ДЕСЯТИЧНЫХ ЦИФР, содержащее матрицу элементов И, блок анаФ лиза, блок сумматоров и кодопреобразователь, причем блок анализа содержит четыре элемента ИЛИ, блок сумматоров содержит одноразрядные сумматоры, полусумматоры и элемент

ИЛИ, кодопреобразователь содержит три трехразрядных двоичных сумматора, восемь элементов И и четыре элемента ИЛИ, причем первые входы элементов И i-й строки матрицы (i = 1,...,4) соединены с входом

i-ro разряда первого операнда устройства, вторые входы элементов

И 1-го столбца матрицы (j = 1,...,4) соединены с входом J-ro разряда второго операнда устройства, пер- . вый и второй входы первого элемента ИЛИ блока анализа соединенЫ с выходами первого элемента И второй строки матрицы и второго элемента И первой строки матрицы соответственно, первый н второй входы второго элемента ИЛИ блока анализа соединены с выходами второго элемента И второй строки матрицы и третьего элемента И первой строки матрицы соответственно, первый и второй входы третьего элемента ИЛИ блока анализа соединены с выходами первого элемента И четвертой строки матрицы и второго элемента И третьей строки матрицы соответственно, первый и второй входы четвертого элемента ИЛИ блока анализа соединены с выходами третьего элемента И второй строки матрицы и четвертого элемента И первой строки матрицы соответственно, выход четвертого элемента И четвертой строки матрицы подключен к первому входу первого полусумматора блока сумматоров, выход третьего элемента И четвертой строки матрицы подключен к первому разрядному входу первого одноразрядного сумматора блока сумматоров, выход переноса первого одноразрядного сумматора блока сумматоров подключен к входу переноса второго одноразрядного сумматора блока сумматоров, первый разрядный вход второго одноразрядного сумматора блока сумматоров.подкпючен к выходу суммы третьего одноразрядного сумматора блока сумматоров, первый разрядный вход третьего одноразрядного сумматора блока сумматоров подключен к выходу второго элемента И четвертой строки матрицы, первый разрядный вход и вход переноса четвертого одноразрядного сумматора блока сумматоров соединены соответственно с выходами переноса третьего и второго одноразрядных сумматоров блока сумматоров, выход переноса пятогб одноразрядного сумматора блока сумматоров соединен с

1 первым разрядным входом шестого одноразрядного сумматора блока сумматоров, второй разрядный вход шестого одноразрядного сумматора блока сумматоров соединен с выходом первого элемента ИЛИ блока анализа, входы элемента ИЛИ блока сумматоров соединены с выходом переноса шестого одноразрядного сумматора блока сумматоров и выходом первого элемента И первой строки матрйцы, второй вход ( первого полусумматора блока сумматоров подключен к входу четвертого разряда третьего операнда устройства, первый разрядный вход пятого одноразрядного сумматора блока сумматоров подключен к выходу второго элемента

ИЛИ блока анализа, выходы элемен-. . та ИЛИ и шестого одноразрядного сумматора блока сумматоров соединены с входами первого и второго разрядов первого трехразрядного двоичного сумматора кодопреобразователя, выходы первого и второго элементов И кодопреобразователя соединены соот ветственно с первым и вторым входами первого элемента ИЛИ кодопреобразователя, выходы третьего и четвертого элементов И кодопреобразователя подключены соответственно к первому и второму входам второго элемента ИЛ кодопреобразователя, выход первого элемента 1ШИ кодопреобразователя соединен с третьим входом второго элемента ИЛИ кодопреобразователя, выход второго элемента ИЛИ кодопреобразователя подключен к входу тре" тьего разряда второго трехразрядного двоичного сумматора кодопреобразователя, выходы разрядов второго трехразрядного двоичного сумматора кодопреобразователя подключены к входам соответствующих разрядов третьего трехразрядного двоичного сумматора кодопреобразователя, выходы разрядов третьего трехразрядного двоичного сумматора кодопреобразователя подключены соответственно к выходам разрядов с пятого по седьмой результата устройства, выход суммы первого полусумматора блока сумматоров соединен с выходом восьмого разряда результата устройства, выход первого разряда второго трехразрядного двоичного сумматора кодопреобразователя подключен к первым входам пятого и шестого элементов И кодопреобразователя, выходы второго и третьего разрядов второго трехразрядно

198513 го двоичного сумматора кодопреобразователя соединен с вторыми входами соответственно пятого и шестого элементов И кодопреобразователя, выходы пятого и шестого элементов И кодопреобразователя соединены соответственно с первым и вторым входами третьего элемента ИЛИ кодопреобразователя, о т л и ч.а ю щ е е с я тем, что, с целью повышения быстродействия, в блок анализа введены элементы И, НЕ и четыре элемента ИЛИ, в кодопреобразователь введены три элемента НЕ, девятый элемент И и пятый элемент ИЛИ, причем выход первого элемента И первой строки матрицы соединен с третьим входом первого и первым входом пятого элементов ИЛИ блока анализа, выход первого элемента И второй строки матрицы соединен с первыми входами первого и второго элементов И и входом первого элемента НЕ блока анализа, выход второго элемента И первой строки матрицы соединен с третьим входом третьего и первым входом шестого элементов

ИЛИ блока анализа, выход первого элемента И третьей строки матрицы соединен с вторым входом первого . и первым входом третьего элементов И и входом второго элемента. НЕ блока анализа, выход четвертого элемента И третьей строки матрицы подключен к первому входу седьмого эле- . мента ИЛИ блока анализа, выход третьего элемента И первой строки матрицы подключен к вторым входам пятого и седьмого элементов ИЛИ блока анализа, третьи входы второго и четвертого элементов ИЛИ блока анализа соединены с выходом первого элемента И блока анализа, выход второ го элемента И второй строки матрицы соединен с первым входом восьмого элемента ИЛИ блока анализа, вторые входы шестого и восьмого элементов ИЛИ блока анализа соединены с выходом третьего элемента И блока анализа, выход третьего элемента И третьей строки матрицы соединен с третьим входом шестого элемента ИЛИ блока анализа, четвертые входы четвертого и шестого элементов ИЛИ блока анализа соединены с выходом второго элемента И блока анализа, выходы первого и второго элементов НЕ блока анализа соединены с вторыми входами соответственно третьего и второго элементов И блока анализа, элементов ИЛИ блока анализа соединены с входами переноса соответственно третьего и первого одноразрядных сумматоров блока сумматоров, в кодопреобразователе выход седьмого элемента И соединен с третьим входом первого элемента ИЛИ, выход которого соединен с первым входом четвертого элемента ИЛИ и входом первого элемента НЕ, выход которого подключен к первым входам третьего и четвертого элементов И, выходы которых соединены соответственно с входом второго разряда второго трехразрядного двоичного сумматора и входом второго элемента НЕ, выход которого подключен к первому входу восьмого элемента И, второй вход которого соединен с входом переноса первого трехразрядного двоичного сумматора и выходом третьего элемента ИЛИ, третий вход которого подключен к выходу переноса второго трехразрядного двоичного сумматора, выход пятого элемента ИЛИ подключен к вторым входам третьего и четвертого элементов И, третьи входы которых соединены соответственно с выходом и входом третьего элемента НЕ, выход девятого элемента И подключен к входу, третьего элемента НЕ, второй вход четвертого элемента ИЛИ подключен к выходу четвертого элемента И, а выход — к входу третьего разряда первого трехразрядного двоичного сумматора, выход переноса второго полусумматора блока сумматоров соединен с .первыми входами первого и второго элементов И и пятого элемента ИЛИ кодопреобразователя, выход переноса четвертого одноразрядного сумматора блока сумматоров соединен с вторым входом первого элемента И, первым входом седьмого элемента И и вторым входом пятого элемента ИЛИ кодопреобразователя, выход переноса девятого одноразрядного сумматора блока сумматоров соединен с вторыми входами второго и седьмого элементов И и третьим входом пятого элемента ИЛИ кодопреобразователя, выход суммы десятого одноразрядного сумматора блока сумматоров соединен с входом третьего разряда первого трехразрядного двоичного сумматора кодопреобразователя, выходы суммы девятого, восьмого и седьмого одноразрядных сумматоров блока сумматоров соединены соответственно с входами

1198513 выход четвертого элемента И второй строки матрицы соединен с третьим входом пятого элемента ИЛИ блока анализа, в блоке сумматоров выход пе" реноса первого полусумматора соединен с входом переноса седьмого одноразрядного сумматора, выход переноса которого соединен с входом переноса восьмого одноразрядного сумматора, выход переноса которого соединен с входом переноса девятого одноразрядного сумматора, выход переноса которого соединен с в дом переноса десятого .одноразрядного сумматора, выход переноса которого соединен с входом переноса шестого одноразрядного сумматора, вход переноса пятого одноразрядного сумматора соединен с выходом переноса второго полусумматора, первый разрядный вход десятого одноразрядного сумматора соединен с выходом суммы пятого одноразрядного сумматора, второй разрядный вход десятого одноразрядного сумматора соединен с выходом переноса четвертого одноразрядного сумматора, выход суммы которого соединен с первым разрядным входом девятого одноразрядного. сумматора, выходы сум мы первого и второго одноразрядных сумматоров соединены с первыми разрядными входами соответственно седьмого.и восьмого одноразрядных сумматоров, выход первого элемента И третьей строки матрицы соединен с вторым разрядным входом пятого одноразрядного сумматора блока сумматоров, выходы третьего и четвертого элементов ИЛИ блока анализа подключены соответственно к.входам второго полусумматора блока сумматоров, выход суммы которого соединен с вторым раз" рядным входом четвертого одноразрядного сумматора блока сумматоров, выход второго, элемента И второй строки матрицы соединен с вторым разрядным входом третьего одноразрядного сум" матора блока сумматоров, выходы шестого и седьмого элементов ИЛИ блока анализа соединены с вторыми- разряд; . ными входами соответственно второго C и первого одноразрядных сумматоров,блока сумматоров, вторые разря иые входы девятого, восьмого и седьмого одноразрядных сумматоров блока сумматоров подключены к входам соответственно первого, второго и третьего разрядов третьего операнда устройства, выходы пятого и восьмого первого, второго и третьего разрядов второго трехразрядного двоичного сумматора и входами девятого элемента И кодопреобразователя, выход восьмого элемента И кодопреобразова" теля соединен с входами второго и третьего разрядов третьего трехраэ1198513 рядного двоичного сумматора кодопреобразователя, выход переноса и выходы разрядов первого трехразрядного двоичного сумматора соединены с выходами разрядов с первого по четвертый результата устройства.

Изобретение относится к вычислительной технике, предназначено для умножения двоично-десятичных цифр, представленных кодом 8-4-2-1, и прибавления десятичного переноса, и может применяться в быстродействующих вычислителях.

Цель изобретения — повьпнение быстродействия.

На фиг. I представлена структурная схема устройства; на фиг. 2— функциональная схема матрицы элементов И; на фиг. 3 — функциональная схема блока анализа; на фиг. 4— функциональная схема блока сумматоров; на фиг. 5 — функциональная схема кадопреобразователя.

Устройство (фиг. 1) содержит матрицу 1 элементов И, блок 2 анализа, блок 3 сумматоров, кодопреобразователь 4, входы 5 первого операнда, входы 6 второго операнда, входы 7 третьего операнда и выходы 8 результата.

Иатрица 1 (фиг. 2) содержит элементы И 9-24, входы которых подключены к входам 25-28 разрядов первого операнда, входам 29-32 разрядов второго операнда, а выходы соединены с вьглодами 33-48 матрицы 1.

Блок 2 (фиг. 3) содержит элементы ИЛИ 49-56, И 57-59, НЕ 60 и 61, выходы которых соединены с выходами 62-69 блока 2.

Блок 3 (фиг. 4) содержит полусум" маторы 70 и 71, одноразрядные сумматоры 72-81, элемент ИЛИ 82, входы которых соединены с выходами матрицы 1, блока 2 и входами 83-86 разрядов третьего операнда, а выходы соединены с выходами 87-96 блока 3.

Кадопреобразователь 4 (фиг. 5) содержит элементы И 97-105, ИЛИ 106ll0 HE 111-113 трехразрядные дво2 ичные сумматоры 114, 115 и 116. Сумматор 114 содержит полусумматоры 117 и 118 и одноразрядный сумматор 119.

Сумматор 115 содержит полусумма5 тор 120, одноразрядный сумматор 121 и полусумматор 122. Сумматор 116 содержит полусумматор 123, одноразрядный сумматор 124 и полусумматор !25.

Выходы сумматоров 114 и 116 и полу"

10 сумматора 70 соединены с выходами 126-133 разрядов результата.

Устройство работает следующим образом.

На входы 5, 6 и 7 подаются значе15 ния трех операндов (цифра множимого а8а а а.„цифра множителя В8В В В1 и цифра входного переноса Р P+P2Є) заданных в двоично-десятичном коде

8-4-2-1. При этом срабатывают соот20 ветствующие элементы И 9-24 матрицы 1 и формируют соответствующие зна" чения С « (К= 1, 2, 4, 8 — значения весов разрядов входов 5; 1 1, 2, 4, 8 - значения весов разрядов вхо25 дов 6

Перед сложением полученных в матрице 1 значений двоичных произведе-ний в блоке 2 осуществляется формирование кодов неполной коррекции

30 кратных множимого. Формирование кодов коррекции выполняется частично исходя из возможности их учета на сумматорах блока 3, осуществляющих сложение двоичных частичных произведений. Окончательная коррекция кратных и результата осуществляется в кодопреобразователе 4.

Для определения кодов коррекции с весом "2" необходимо получить коды Cg„VK IIg и КцдЧКд1, где K(g)g = а< а2 I! С48 "2Я K 82 IIL К4

= C«. Значение K, v K(д1, формируется элементами HE 60, И 59, ИЛИ 56 и поступает на выход 68 блока 2.

1198513

3

Значение С „чКв2 получается на выходе элемейта ИЛИ 55 и поступает на выход 69 блока 2.

Для определения кодов коррекции с весом "4" необходимо получить коды с ч кв2 клав, сzz кв4ч к(4218ч K(42)8 д к )в= а4 2üs = с4,8 с28 К

= С82, К8 = С8В, К = СВ4. Значение

К(;2 формируется элементами НЕ 61. и и 58, значение к(42) — элементами НЕ 60 и И 59, а логическая сумма

С22 Ч 84 Ч К(2)ВЧК(42)В образуется HB выходе элемента ИЛИ 53 и поступает на выход 66 блока 2. Логическая сумма C4„v Кв2ЧС 8 образуется элементом ИЛИ 54 и йоступает на выход 67 блока 2. В качестве кода К ис 4 пользуется значение С

Для опрело(еления кодов коррекции с весом "8" необходимо сформировать

84 42 ч K(42)()vK(42)I) С24чс.;в ч К 84 (.rpe К(4218 а4 aZb8 = С48 С2В КВ4

= CSa)

Логическая сумма (ЧС „Вч К, образуется элементом ИЛИ 52 и поступает на выход 64 блока 2. К(21В образует" ся элементом И 57. Логическая сумма

С«УС42 ч К(4-.,)>v К(, 1 формируется элементом ИЛИ 51 и поступает на выход 65 блока 2.

Для определения кода коррекции с весом "16" необходимо сформировать

С Ч С4 Ч К(, что и осуществляется с помощью элементов И 57 и ИЛИ 50 и подается на выход 63 блока 2.

Логическая сумма С „ч С чК необходимая для определенйя кода коррекции с весом "32", формируется элементом ИЛИ 49 и поступает на вьтход 62 блока 2.

На входы блока 3 поступают взятые с соответствующими весами коды С

-119, С„, С„, С„, С g> с выходов матрицы 1 и соответствующие по весу коды коррекции, выработанные блоком 2, С входов 83-86 поступают значения разрядов третьего операнда (цифры входного переноса ). В результате сум" мирования на выходах 87-89, 93-96 блока 3 формируются двоичные разряды с весами "64" "32" "16" "8"

У У Э 1

"4", "2", "1" частично скорректированного произведения 0 = (о. „ 6 2

d16 d 8 d g dg d4 ) десятичных цифр множимого и множителя с учетом входного переноса

d, = (С„„+ Р„) аг =Аmod2;

dz — ((С2„ЧК82) + С2Т+ (K<4vK(+

+ Р2 + П2) mod 2 = AZ mod 2;

44 М)8

d4. = ((С„+ (С „ЧКв2ч Кв ) + K + ((22 ч КВ4 Ч К(42)В Ч К(42)В + P4 +

+П ) mod 2 =А,той 2) 1, = (((С,„Ч С42 К,„„. К („), )

+ (С24 v С, чК ) + Р + ПВ)mod 2

=A>mod 2

d„= (С2в+ (С 82 ч С44ч К )+ Л ).

mod 2 = А„. шойг 1

16

5 (84 ч С вчквв ) + I 2)mod 2

t0 A. mod 2, 2 ВФ С88 ч П,+, Р, — значение двоичного. разряда с весом 1 двоично-десятичной цифры входного перено15 са Р;

П вЂ” количество двоичных переносов с весом у, возникающих при двоичном суммировании разрядов с весом т/2 кратных множимых (т = 2

2,...,2 ), П ) — Ы вЂ” (;

А - подмодульное соотношение, определяющее значение d

Л mod2 — остаток от деления числа А на два;

А /2à — - целая часть от деления чис2 ла А на два.

На выходы 90-92 поступают межтетрадные переносы, сформированные в

З0 блоке 3. Значения данных переносов необходимы для коррекции полученного на выходе блока 3 произведения 9 ..

Правило коррекции результата Я дво" ичного суммирования кратных можно

35 представить В Виде:

D, если П„ = О;

D = D+6, если П1 = 1;

0+12, если П1 = 2

Кодопреобразователь 4 работает

40 в соответствии с этим выражением.

Три старших разряда младшей тетрады

D поступают на входы сумматора 115, три старших разряда — на входы сумматора 114.

Если П„ = О, то на выходах элементов 97-101, 106-109 присутствуют сигналы "О". Поэтому в суммато-

I r торе 115 младшая тетрада Р(произведения D не изменяется. С помощью элементов И 103 и 104 и ИЛИ 110 анализируется, не является ли комбинация на выходах сумматора 115 запрещенной для кода 8-4-2-1. Если за" прещенная комбинация имеет место, то на выходах элемента И 103 или элемента И 104 и соответственно на выходах элементов ИЛИ 110 и И 105 появляется "1".

5 11

С выхода элемента ИЛИ )10 "1" поступает на вход переноса сумматора 1!4, значение в котором, а значит значение старшей тетрады произведения D увеличивается на единицуа

С выхода элемента И 105 "1" поступает на входы сумматора.116, значение которого, а следовательно, младшая тетрада D, увеличивается на шесть.

Если П„ = 1 (единица на одном из выходов 90-92 блока 3), то на выходах элементов И 97-99, ИЛИ )07 .присутствуют сигналы "0", на выходах элементов ИЛИ 106 и НЕ 11) — "I

С помощью элемента И )02 анализируется значение младшей тетрады

D на код ll)0 ("14") или 1111 ("15")

Если младшая тетрада D отлична от . данного значения, то на выходе элемента И 102 присутствует "0", на выходе НЕ 112 — "1". Поэтому срабатывают элементы И 100, ИЛИ 108 и в сумматоре 1)5 к младшей тетраде

Р прибавляется код "6". (0))0). С помощью элементов И 103, 104, ИЛИ )10 полученная сумма анализируется на запрещенную для кода 8-4-2-1 комбинацию. При ее наличии или при появлении на z.ыходе сумматора 115 единичного значения П "1" ноявляется на выходах элементов ИЛИ 110, И 105, которая поступает на вход переноса сумматора 114, а младшая тетрада произведения, сформированная на выхо" дах сумматора 1!5, в сумматоре 116 увеличивается на "б".

Если значение младшей тетрады 0 равно 1110 ("14") или Ill) {"15"), то на выходе элемента И 102 появляется "I" на выходе HE )12 — "0".

Поэтому срабатывают элементы И 101, ИЛИ 108 и 109. На выходе элемента HE 113 появляется "0". Это вызы-. вает прибавление к произведению D„ сформированному на выходах 87-89, 98513 б

93-96 блока 3, кода 0001 0010. Данное прибавление осуществляется в

/ сумматорах )14 н 115. Перенос П возникающий на выходе переноса сумматора 115 и 120, проходит на выход элемента ИЛИ 110, а отсюда на вход переноса сумматора 114. Поэтому старшая тетрада результата увеличивается на "1".

)О С выхода элемента НЕ 113 "0" поступает на вход элемента И 105, блокируя его работу. Поэтому в сумматоре 116 младшая тетрада DÄ сформированная на выходах сумматора )!5, !

5 не изменяется.

Если П = 2 (единицы на двух выходах из выходов 90-92 блока 3), то на выходах элементов ИЛИ 106 н 107 появляются сигналы "I", на выходе

20 элемента HE 111 — "0", который блокирует работу элементов И 100 и 10).

С выхода элемента ИЛИ 107 "1" проходит через элементы ИЛИ !08 и 109.

Поэтому в сумматорах )14 н 115 к

25 произведению D прибавляется код коррекции "!2" (000! 0010). Если при сложении в младшей тетраде результата появилась запрещенная комбинация или П на выходе переноса суммато30 ра 115 равен ")", то "1" появляется на выходе элементов ИЛИ IIO,И 105

Поэтому на вход переноса сумматора 114 поступает "1", а к младшей тетраде результата в сумматоре 116 пРибавляется "6".

В результате указанных выше действий на выходах 126-)33 формируется произведение цифр множимого и ьжожителя { с учетом. входного переноса)

4О в коде 8-4-2-1. Произведение представляет собой две двоично-десятичные цифры. Разряды с весами "8", "4", "2" н "1" младшей цифры появляются на выходах 130-133 соответствеи4 но, разряды с весами "8", "4", "2" и "1" старшей цифры — соответственно иа выходах 126-)29.

1198513 б

Фаг. 3

1198513!!98513

1198513

ВНИИПИ Заказ 7722/48 Тираж 709 Подписное

Филиал ППП "Патент", r.Óæãîðîä,óë.Ïðoåêòíàÿ,4