Матричное устройство для умножения двоичных и десятичных чисел

Матричное устройство для умножения двоичных и десятичных чисел

Иллюстрации

Показать все

Реферат

 

1. МАТРИЧНОЕ УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ ДВОИЧНЫХ И ДЕСЯТИЧНЫХ ЧИСЕЛ, содержащее регистр множимого, регистр множителя, регистр результата , коммутатор, узел формирования десятичного результата и матри- . цу модулей умножения, каждый модуль умножения содержит четыре сумматора , тринадцать элементов ИЛИ, семь элементов И, причем выходы разрядов суммы первого сумматора соединены с входами первой группы второго сумматора, выходы разрядов .суммы которого соединены с входами первой группы третьего сумматора, выходы разрядов суммы которого соединены с входами первой группы четвертого сумматора, выходы первого, второго и третьего элементов ИЛИ соединены соответственно с входами с весом 8, 4, 2, 1 второй группы первого сумматора, выходы четвертого, пятого и шестого элементов ИЛИ соединены соответственно с входами с весом 8, 4, 2 второй группы второго сумматора, выходы седьмого, восьмого, девятого и десятого элементов ИЛИ соединены с входами второй группы третьего сумматора, выходы одиннадцатого, двенадцатого и тринадцатого элементов ИЛИ соединены соответственно с входами с весом 8, 4, 2 второй группы четвертого сумматора, вход управления приемом операндов устройства соединен с тактовыми входами регистров множимого и множителя , выходы разрядов суммы четвертых сумматоров модулей умножения последней строки матрицы соединены с первой группой информационных входов коммутатора и с первой группой входов узла формирования десяа S тичного результата, выход которого соединен с второй группой информа (Л ционных входов коммутатора, выход которого соединен с информационным входом регистра результата, выход которого-соединен с второй группой входов узла формирования десятичного результата, вход управления NP приемом результата устройства соедиО нен с входом сброса регистра мноо жителя и управляющим входом регистра 00 результата, вход управления коррекцией устройства соединен с управляю щим входом коммутатора, вход задания режима устройства соединен с первыми входами первого, второго, третьего, четвертого, пятого, шестого , седьмого элементов И каждого модуля умножения матрицы, выходы переноса первого, второго, третьего и четвертого сумматоров модуля умножения j-ro столбца i-й строки матрицы соединены соответственно с входами переносов соответствующих сумматоров модулей умножения (j+1)-ro столбца i-й строки матрк

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (292 (22) 25214 G 06 F 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А8ТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ И ОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3654675/24-24 (22) 19. 08. 83 (46) 23.12.85. Бюл. 22- 47 (71) Минский радиотехнический институт (72) А.Т.Пешков, Л.А.Глухова и С.M.Moðîý (53) 681.33(088.8) (56) Авторское свидетельство СССР

В 1073771, кл. G 06 F 7/52, 1982 °

Авторское свидетельство СССР

У 1148026, кл. С 06 F 7/52,. 1982. (54) (57) . МАТРИЧНОЕ УСТРОЙСТВО

ДЛЯ УМНОЖЕНИЯ ДВОИЧНЫХ И ДЕСЯТИЧНЫХ

ЧИСЕЛ, содержащее регистр множимого, регистр множителя, регистр результата, коммутатор, узел формирования десятичного результата и матрицу модулей умножения, каждый модуль умножения содержит четыре сумматора, тринадцать элементов ИЛИ, семь элементов И, причем выходы разрядов суммы первого сумматора соединены с входами первой группы второго сумматора, выходы разрядов суммы которого соединены с входами первой группы третьего сумматора, выходы разрядов суммы которого соединены с входами первой группы четвертого сумматора, выходы первого, второго и третьего элементов ИЛИ соединены соответственно с входами с весом "8", "4" "2" " 1" второй группы первого сумматора, выходы четвертого, пятого и шестого элементов ИЛИ соединены соответственно с входами с весом "8", "4", "2" второй группы второго сумматора, выходы седьмого, восьмого, девятого и десятого элементов ИЛИ соединеныс входами второй группы третьего сумматора, вьжоды одиннадцатого, двенадцатого и тринадцатого элементов ИЛИ соединены соответственно с входами с весом "8", "4", "2" второй группы четвертого сумматора, вход управления приемом операндов устройства соединен с тактовыми входами регистров множимого и множи- . теля, выходы разрядов суммы четвертых сумматоров модулей умножения последней строки матрицы соединены с первой группой информационных входов коммутатора и с первой группой входов узла формирования десятичного результата, выход которого соединен с второй группой информационных входов коммутатора, выход которого соединен с информационным входом регистра результата, выход которого. соединен с второй группой входов узла формирования десятичного результата, вход управления приемом результата устройства соединен с входом сброса регистра множителя и управляющим входом регистра результата, вход управления коррекцией устройства соединен с управляющим входом коммутатора, вход задания режима устройства соединен с первыми входами первого, второго, третьего, четвертого, пятого, шестого, седьмого элементов И каждого модуля умножения матрицы, выходы переноса первого, второго, третьего и четвертого сумматоров модуля умножения j-го столбца i-й строки матрицы соединены соответственно с входами переносов соответствующих сумматоров модулей умножения (j+1)-го столбца i-й строки матрк1 цы (i 1,..., m/4; j = 1,..., +1;

m — - разрядность операндов), выходы разрядов суммы четвертого сумматора модуля умножения i-й строки

j -го столбца матрицы соединены с входами первой группы первого сум" матора модуля умножения (i+1)-й строки j-ro столбца матрицы, о т л и ч а ю щ е е с я тем, что, с целью сокращения количества-оборудования, модуль умножения содержит четыре узла анализа, два элемента НЕ, причем разряды выхода

i-й тетрады регистра множителя соединены соответственно с первыми входами первого, второго, третьего и четвертого узлов анализа модулей умножения i-й строки матрицы, вход управления коррекцией устройства соединен с вторыми входами первого, второго, третьего и четвертого узлов анализа каждого модуля умножения матрицы, разряды

j-й тетрады регистра множимого соединены соответственно с третьим, . четвертым, пятым и шестым входами первого узла анализа модуля умножения i-.é строки (i+j-1)-го столбца матрицы и соответственно с шестыми входами второго, третьего и четвертого узлов анализа модуля умножения i-й строки (i+j)-ro столбца матрицы, выход переноса первого сумматора модуля умножения j-ro столбца i-й строки соединен с восьI мым входом четвертого узла анализа модуля умножения (i-1)-й строки

j-го столбца матрицы, выход переноса четвертого сумматора модуля умножения i-й строки j-ro столбца матрицы соединен с седьмым входом первого узла анализа модуля умножения (i+1)-й строки (j-1)-го столбца матрицы, выходы третьего и пятого элементов И модуля умножения

i-й строки j-ro столбца матрицы соединены соответственно с первыми входами шестого и десятого элементов ИЛИ модуля умножения i-й строки (j+1)-го столбца матрицы, в каждом модуле умножения третий вход первого узла анализа соединен с вторыми входами первого, вто:рого и третьего элементов И, третьи входы которых соединены соответственно с первыми входами второго, третьего и четвертого узлов анализа, четвертый вход первого

20028? узла анализа соединен с третьим входом второго узла анализа, вторыми входами четвертого, пятого, и шестого элементов И, третьи sxoды пятого и шестого элементов И соединены с вторым входом седьмого элемента И и с первым входом четвертого узла анализа, пятый вход первого узла анализа соединен с четвертым входом второго узла анализа, третьим входом третьего узла анализа и четвертым входом пятого элемента И, шестой вход первого узла анализа соединен с пятым входом второго узла анализа, четвертым входом третьего узла анализа.и третьим входом четвертого узла анализа, четвертый вход которого соединен с шестым входом второго узла анализа, пятым входом третьего узла анализа, шестой вход третьего узла анализа соединен с пятым входом четвертого узла анализа, седьмые входы второго, третьего и четвертого узлов анализа соединены соответственно с выходами переноса первого, второго и третьего сумматоров, первые входы первого, вто« рого и третьего элементов ИЛИ соединены с соответствующими выходами пер вого узла анализа, четвертый выход которого соединен с вторыми входами первого и второго элементов ИЛИ, третий вход второго элемента ИЛИ соединен с выходом первого элемента

И и вторым входом третьего элемента

ИЛИ, третий вход которого соединен с четвертым входом второго элемента ИЛИ и с пятым выходом первого узла анализа, шестой выход которого соединен с входом с весом "1" второй группы первого сумматора, выход переноса второго сумматора соединен с восьмым входом первого узла анализа, первые входы четвертого, пятого и второй вход шестого элементов ИЛИ соединены соответственно с первым, вторым и третьим выходами второго узла анализа, четвертый выход которого подключен к второму входу пятого элемента ИЛИ и второму входу четвертого элемента ИЛИ, третий вход которого соединен с выходом второго элемента И и третьим входом пятого элемента ИЛИ, четвертый вход которого подключен к третьему входу шестого элемента ИЛИ и пятому выходу второго узла анализа, шес той выход которого подключен к вхо1200282 ду с весом "1" второй группы второго сумматора, выход переноса третьего сумматора соединен с восьмым входом второго узла анализа, первые входы седьмого, .восьмого и девятого элементов ИЛИ подключены соответственно к первому, второму и третьему. выходам третьего узла анализа, четвертый выход которого соединен с вторыми входами седьмого и восьмого элементов ИЛИ, третьи входы которых подключены к выходу шестого- элемента И, четвертый вход которого подключен к выходу первого элемента НЕ, вход которого подключен к третьему входу седьмого элемента И и пятому входу первого узла анализа, четвертый вход ко. торого соединен через второй элемент НЕ с четвертым входом седьмого элемента И, выход которого подключен к четвертому входу восьмого элемента ИЛИ и второму входу девятого элемента ИЛИ, третий вход которого соединен с пятым выходом третьего узла анализа и пятым входом восьмого элемента ИЛИ, шестой вход которого подключен к выходу третьего элемента И, выход переноса четвертого сумматора соединен с .восьмым входом третьего узла анализа, шестой выход которого соединен с вторым входом десятого элемента ИЛИ, первый, второй и третий выходы четвертого узла анализа соединены соответственно с первыми входами одиннадцатого, двенадцатого и тринадцатого элементов ИЛИ, первый вход третьего узла анализа

:соединен с третьим входом четверто,го элемента И, выход которого соеди» нен с вторым входом тринадцатого элемента ИЛИ и вторым входом двенадцатого элемента ИЛИ, третий вход которого соединен с вторым входом один надцатого элемента ИЛИ и четвертым выходом четвертого узла анализа

I пятый выход которого подключен к четвертому входу двенадцатого элемента ИЛИ и третьему входу тринадцатого элемента ИЛИ, шестой выход четвертого узла анализа соединен с входом с весом "1" второй группы четвертого сумматора, четвертый вход седьмого элемента ИЛИ соединен с выходом пятого элемента И.

2. Устройство по п. 1, о т л и- ч а ю щ е е с я тем, что узел анализа содержит шесть элементов И

Ф

У элемент сложения по модулю два и .триггер, причем первый вход узла анализа соединен с первыми входа ми первого, второго, третьего и четвертого элементов И, вторые вхо" ды которых подключены соответственно к третьему, четвертому, пятому и шестому входам узла анализа, второй вход которого подключен к входу приема триггера, первому входу пятого элемента И и первому входу шестого элемента И, второй вход которого соединен с выходом элемента сложения по модулю два, первый вход которого подключен к седьмому входу узла анализа и второму входу пятого элемента И, третий вход которого соединен.с вторым входом, элемента сложения по модулю два и выходом триггера, информационный вход которого подключен к восьмому вхо" ду узла анализа, первый, второй, третий, четвертый, пятый и шестой выходы узла анализа соединены соответственно с выходами первого, второго, третьего, пятого, шестого и четвертого элементов И.

Изобретение относится к вычислительной технике, предназначено для умножения двоичных и десятичных чисел, представленных кодом "8-4-2-1" и может быть использовано в быстро)У действующих вычислителях.

Цель изобретения — сокращение количества оборудования.

На фиг. 1 приведена структурная схема матричного устройства для умножения двоичных и десятичных чисел; на фиг. 2 — схема матрицы.

5 умножения, на фиг. 3 — схема модуля умножения тетрад, на фиг. 4 схема анализа, на фиг. 5 - временная диаграмма формирования управляющих сигналов.

1200282 4

Матричное устройство для умножения двоичных и десятичных чисел (фиг. 1) содержит матрицу 1 умножения, регистр 2 множимого, регистр

3 множителя, регистр 4 результата, коммутатор 5, разрядностью и разрядов, узел 6 формирования десятичного.результата, вход 7 сброса регистра множителя, вход 8 управления приемом операндов, первый 9 и второй 10 информационные входы матрицы умножения, вход 11 управления приемом результата, вход

i2 управления коррекцией, первый

13 и второй 14 управляющие входы матрицы умножения, вход 15 задания режима.

Матрица 1 умножения (фиг. 2) содержит модули 16 умножения, входы

17 — 21, выход 22, вход 23, выход

24, входы 25 — 28, выходы 29 — 31, входы 32 — 34, выход 35 модуля

16 умножения тетрад.

Модуль 16 умножения тетрад (фиг.3) содержит узлы 36 — 39 анализа, сумматоры 40 — 43, элементы ИЛИ 44—

56, элементы И 57 — 63, элементы

НЕ 64 и 65, разряды 66 — 69 входа

17, разряды 70 — 72 входа 19, разряд 73 выхода 35, разряд 74 входа 19, разряды 75 — 77 входа

20, разряд 78 выхода 35, разряды

79 — 80 входа 34.

Узел анализа (Фиг. 4) содержит элементы И 81 — 86, элементы 87 сложения по модулю два, триггер 88, входы 89 — 96, выходы 97 — 102.

Матричное устройство для умножения двоичных и десятичных чисел использует следующий алгоритм формирования десятичного произведения: сформировать необходимые десятичные кратные десятичного множимого В в коде "8-4-2-1", сформировать псевдодвоичные произведения w,p путем двоичного перемножения десятичных сомножителей; сформировать код коррекции ч„ путем двоичного суммирования в некоторых тетрадах кодов коррекции "6" столько раз, сколько переносов возникло из данных тетрад в процессе

1 учения w p H wzp1, сформировать псевдодесятичную (с цифрами 0-15) сумму и ч„ путем двоичного суммирования их соответствующих тетрад с последующим прибавлением к ним кодов ™6" столько раз, сколько переносов воз5

35 никло из данных тетрад при двоичном сложении и прибавлении

1! l t кодов 6, сформировать двоично-десятичное произведение w путем коррек ю ции полученной суммы за счет прибав11 !! ле ния 6 к т е традам, в кот орых во зникли запрещенные для кода "8- 4 - 2- 1 " комбинации (1 0 — 1 5 ), с р аспр ос транением межт е тр адных переносов .

Назовем первый этап этапом формирования пс е вдодвоично г о прои з ведени я, второй — этапом формирования кода коррекции, третий — этапом формирования десятичного результата .

В ходе получения пс евдодв оичного произведения десятичных с омножителей, представленных кодом

" 8-4 - 2 - 1 ", необходимо использовать кратные множимо го, также представленные кодом " 8- 4- 2- 1 " . Данные кратные могут быть сформированы из множимого М„ непосредственно в ходе дв оичного перемножения десятичных с омножителей .

Кратные множимые получаются сдвиг ом множимо г о в сторону старших разрядов н а со от ве тс твующе е колич ество битов и посл едующей коррекцией, если при сдвиге в соседнюю старшую тетраду было выдвинуто ненулевое эна" ч ение .

Условия формирования кодов корр е кции те т рады крайних множимых

Э ( полученных при сдвиге кратного М 10 на один, два и три ряда, приведены в таблице.

При умножении двоичных операндов матричное устройство для умножения двоичных и десятичных чисел работает следующим образом.

По сигналу на входе 8 управления приемом операндов в регистры 2 и 3 принимаются сомножители. На входе

15 режима сигнал отсутствует. Матрица 1 множения перемножает коды множимого и множителя, поступающих соответственно на .ее входы 10 и 9.

В результате на выходе матрицы

1 появляется двоичное произведение.

В двоичном режиме на входе 12 управления коррекцией сигнал отсутствует. Поэтому коммутатор

5 пропускает информацию со своего первого разрядного входа. Таким образом, на входе регистра 4 появляется двоичное произведение с выхода матрицы 1. По сигналу входа !1 уп1200282 равления приемом результата производится прием двоичного произведения в регистр 4. На этом умножение двоичных операндов оканчивается.

Умножение десятичных операндов состоит из нескольких этапов: псевдодвоичного умножения, формирования кода коррекции, формирования десятичного произведения, представленного кодом "8-4-2-1".

По сигналу с входа 8 управления приемом операндов в регистры 2 и 3 принимаются сомножители в коде

"8-4-2-1". В матрице 1 выполняется псевдодвоичное умножение десятичных кодов множимого и множителя. При этом кратные множимые

В, используемые матрицей 1 в ходе умножения, формируются непосред " ственно в матрице I сдвигом множнмого на число разрядов, соответствующее весу разрядов множителя, для умножения на которой В образу ются с последующей коррекцией на основании приведенной таблицы.

Выполнение данного этапа отличается от истинного десятичного (в коде "8-4-2-1") умножения тем, что после прибавления в некоторой линейке сумматоров модулей 16 матрицы 1 умножения q частного про— изведения коррекция не производится. В связи с этим при выполнении всевдодвоичного умножения накапливается погрешность, величина которой равна коду коррекции. Для того, чтобы сформировать код коррекции псевдодвоичного произведения, необходимо заполнить межтетрадные переносы, полученные в ij -модулях матрицы на этапе псевдодвоичного умножения. Запоминание межтетрадных переносов может быть выполнено одновременно с приемом результата псевдодвоичного умножения в регистр 4 результата.

На этапе псевдодвоичного умножения на входе 12 блока управления коррекцией сигнал отсутствует. Поэтому коммутатор 5 пропускает информацию с выхода матрицы 1.

Через время, достаточное для выполнения двоичного умножения в матрице 1, на входе 11 формируется сигнал, обеспечивающий прием результата псевдодвоичного умножения десятичных сомножителей в регистр 4 и сброс регистра 3 в ноль по входу 7.

Одновременно с этим появляется потенциальный сигнал на входе 12.

Данный сигнал поступает на управляющий вход 13 матрицы 1. По его переднему фронту межтетрадные переносы, формируемые при псевдодвоичном умножении в каждой линейке

10 сумматора модулей 16 матрицы, запоминаются в предыдущей линейке.

Каждая строка модулей 16 умножения управляется соответствующей тетрадой множителя. В состав каждого модуля 16 входят четыре линей» ки сумматоров, осуществляющих прибавление к ранее накопленной сумме частичных произведений необходимого кратного, если соответствующий бит тетрады множителя равен единице.

Количество линеек сумматоров соответствует разрядности множителя.

Отметим, что в первой линейке сумматоров переносы возникнуть не могут так, как в ней возможно только сложение множимого с нулем. Поэтому переносы, возникающие во второй линейке сумматоров матрицы, могут запоминаться в первой линейке, возникающие в третьей линейке — во второй линейке сумматоров матрицы и т.д. При этом последняя линейка освобождается для учета кода коррекции (0110), который нужно при35 бавить в последней линейке сумматоров, если в предпоследней при накапливании кодов коррекции возник межтетрадный перенос.

Кроме того, единичное значение

40 сигнала с входа 12 обеспечивает переключение коммутатора 5 в режим пропуска информации с выхода узла 6.

На этом этап псевдодвоичного умножения десятичных операндов окан

45 чивается. Результатом этапа являет ся псевдодвоичное произведение в регистре 4 и межтетрадные переносы, зафиксированные в каждом модуле умножения матрицы 1.

На следующем этапе на основании зафиксированных межтетрадных переносов в матрице 1 формируется код коррекции результата псевдодвоичного умножения ° Поскольку на данном этапе регистр 3 установлен в ноль

Э то значения соответствующих кратных множимых на ход коррекции влияния не оказывают. Данный этап выполняется под управлением потенциаль7 120 ного сигнала с входа 12. Появление данного сигнала разрешает формиро. ванне кода коррекции в модулях матрицы 1 °

Ес1ти на этапе псевд двоичного умножения в gj-линейке бып «>ìнен межтетрадный перенос (П ), то на этапе коррекции в данной линейке прибавится код коррекции

"0110" к коду коррекции, накопленному в (g-1)j-линейке. Если при коррекции в gj-линейке возникнет меж1 тетрадный перенос (П ) то в (g+1)-линейке к накопленной коррекции прибавится код "6" (если

П(<1; = О) или "12" (если n<«1) =1), Таким образом, к концу этапа коррек м = цйи на выходе матрицы 1 сформиру« ется значение кода коррекции резуль тата псевдодвоичного умножения.

На следующем этапе — этапе форми» рования десятичного результата в узле 6 на основании полученного псевдодвоичного произведения и на--:. копленного кода коррекции формируется десятичное произведение в коде

"8-4-2-1" ч

l0

Узел 6 формирования десятичного результата реализован аналогично известному устройству. В данном узле выполняется двоичное сложение псевдодвоичного произведения и накопленного кода коррекции. Далее полученная двоичная сумма корректируется согласно следующему алгоритму: проанализировать межтетрадные переносы, возникшие при двоичном суммировании. Если в.некоторой тетраде перенос равен единице, то к содержимому данной тетрады необходимо прибавить код коррекции "0110", проанилизировать межтетрадные переносы, возникшие при первом

ll 11 двоичном прибавлении кода 0 1 1 0

Если в некоторой тетраде перенос равен единице, то к содержимому данной тетр ады необходимо прибавить код коррекции " 0 1 1 0 " .

Данные переносы поступают соот20 ветственно на четыре разряда входа тетрадного переноса 26 — 28 и 33 соседнего старшего модуля той же строки, учитываясь здесь при форми ровании (j+1)-й тетрады суммы частич ных произведений.

Таким образом, на выходах 22 i-й строки модулей умножения формируется i-я сумма частичных произведений.

На выходах 22 последней строки

30 модулей образуется двоичное произведение. При обработке десятичных чисел, представленных кодов 8-4-2-1, на входе 14 матрицы присутствует единичный сигнал. Данный сигнал

35 поступает на входы 23 всех модулей умножения. Это обеспечивает выполнение в х1-модулях условий коррекции используемых кратных множимых, 40 множимого на один, два, или три биты. Поэтому в ходе формирования -ой суммы частичных произведений фактически участвуют кратные множимые представлены кодом "8-4-2-1 . В ос45 тальном выполнение этапа псевдодвоичного умножения не отличается от умножения двоичных чисел.

На выходах 22 последней строки модулей образуется псевдодвоичное произведение.

Через время, достаточное для получения всевдодвоичного произведения на входе 13 матрицы появляется управляющий сигнал. По его переднему фронту межтетрадные пере носы, сформированные на выходах

29 — 31 модуля, запоминаются в том же модуле. Межтетрадный перенос с выхода 24 ij-модуля поступает на

Если после выполнения второго этапа в некоторой тетраде имеет место запрещенная комбинация (10101111), то к содержимому данной тетрады необходимо прибавить код коррекции 11011011, Поскольку на данном этапе коммутатор 5 установлен в режим пропускания информации с выхода узла 6 (на входе 12 присутствует единич0282 8 ное значение сигнала), то десятичное произведение через коммутатор 5 поступает на разрядный вход регистре 4 результата, где запоминается 1 по сигналу на входе 11 управления приемом результата.

Иатрица умножения (фиг. 2) работает следующим образом.

При обработке двоичных операндов

10 на входах 13 и 14 матрицы присутству1 ет ноль. В ij-модуле формируется

j-я тетрада i-й суммы частичных произведений (на выходе 22) и четыре разряда межтетрадных переносов

15 (на выходах 24 и 29 — 31), образовав» шихся на выходах переноса первой-четвертой линеек сумматоров. вход 25 (i-1)j-модуля и здесь запоминается.

Единичное значение на входе 13 матрицы обеспечивает выполнение этапа формирования кода коррекции. На основании межтетрадных переносов, зафиксированных на ij-модулях в результате выполнения исевдодвоичного умножения, в модулях формируются коды коррекции j-x тетрад

i-х частичных псевдодвоичных произведений.

Данные коды коррекции прибавляются к кодам коррекции, сформированным на выходах 22 (i-1)-й строки модулей.

Если при сложении кодов коррекции на выходах 24 и 29 — 31 появляются переносы, то они поступают соответственно на выходы 26 — 28 и 33

i(j+1)-модуля и учитываются здесь при формировании кода коррекции (j+1)-й тетрады i-ro частичного произведения. Кроме того, межтетрад- ные.переносы, возникшие в ij-модуле, учитываются в данном модуле.

Если межтетрадный перенос возник на выходе 31 ij-модуля, то он поступает на вход 32 (i+1)j-модуля. Поэтому коррекция, необходимая в данном случае, выполняется в этом модуле. В результате выполнения этапа формирования кода коррекции на выходе управляемой матрицы появляется w вор

При обработке двоичных операндов

ij-модуль умножения работает следующим образом (фиг,3).

В двоичном режиме на его входах

23 и 18 присутствуют нули. Поэтому на четвертом и пятом выходах узлов

36 — 39.анализа постоянно находятся нули, а все элементы И 57 — 63 блокированы.

На входы 66 — 69 модуля поступают .соответственно разряды с внутритетрадным весом "1", "2", "4" и "8"

i-й тетрады множителя с входа 17 модуля. На входы 70 — 72 и 74 модуля поступают соответственно разряды с внутритетрадным весом "8", "4", "2" и "1" (j-i+1)-й тетрады мно-. жимого с входа 19 модуля, на входы

75 — 77 — разряды с внутритетрадным весом "8", "4" и "2" (j-i)-й тетрады множимого с входа 20 модуля.

Если младший бит i-й тетрады множителя равен нулю (вход 66), то на выходах узла 36 анализа также присутствуют нули. Если на входе

200282 10

66 модуля единица, то узел 36 анализа пропускает информацию с входов

70 — 72 и 74 модуля. Данная информация проходит через элементы ИЛИ

44 — 46, и поступает на вход второ.го слагаемого сумматора 40 — на данном входе появляется j-я тетрада кратного множимого Мн ° 16 . В этом случае в сумматоре 40 выполняется сложение j-й тетрады кратного с

j-й тетрадов (i-1)-й суммы частичных произведений, поступающей на вход ?1 модуля. Межтетрадный перенос, форми=" руемый при данном сложении, поступает на вьиод 24 данного модуля.

При единичном значении разряда с весом "2" (вход 67 модуля) i-й тетрады множителя на первый, второй, третий и шестой выходы узла 37 акали» за проходит тетрада кратного множимого 2 Мн 16 .. Данная тетрада проходит через элементы ИЛИ 47 — 49 и в сумматоре 41 складывается с )-й тетрадой суммы частичных произведений, сформированной на выходе сумматора 40. Возникший при этом межтетрадный перенос поступает на выход 29 модуля. Аналогично этому при единичном значении разряда с веtt 11 сом 4 (Bxop g 8 ) 1 -й те трады множит еля узел 3 8 на свои первый, втор ой, третий и шестой выходы пропускает тетраду с входов 7 2 и 7 4 — 7 6 модуля (j -ю тетраду кратного множимо го

4 Мн 16 ).

35 Данная тетрада проходит через элементы ИЛИ 50 — 53 и в сумматоре 42 складывается с тетрадой суммы частичных произведений, полученной на выхо40 де сумматора 41. Образующийся при этом тетрадный перенос проходит на вьиод 30 модуля.

Аналогично, при единичном значении разряда с весом "8" i-й тетрады множителя (вход 69) в сумматоре 43

45 производится сложение тетрады суммы частичных произведений, полученной в сумматоре 42, с j-й.тетрадой кратного множимого 8Мн 16, поступившей

1-1 на входы 74 — 77 модуля и прошед50 шеи через узел 39 анализа и элементы ИЛИ 54 — 56. Возникший межтетрадный перенос поступает на выход 31 модуля.

Таким образом, в результате двоич55 ного умножения на выходе 22 модуля появляется j-я тетрада i-го мастичного произведения, на выходах

24 и 29 — 31 присутствуют межтетрад1200282 l2

50 ные переносы, возникшие в сумматорах 40 — 43.

При обработке операндов, представленных кодом "8-4-2-1", ij-модуль умножения работает следующим образом.

В десятичном режиме на входе 23 модуля присутствует единица, что. разрешает работу всех элементов

И 57 — 63. На этапе псевдодвоичного умножения узлы 36 — 39 анализа и сумматоры 40 — 43 работают аналогично описанному выше для случая обработки двоичных чисел. При этом на входы узлов 36-39 анализа, а следовательно, и на входы второго слагаемого сумматоров 4043 поступают соответственно j-е тетрады кратных множимых Мн 10, Мн ° 10, сдвинутого на один двоичный разряд влево, Мн 10, сдвинутого на два двоичных разряда влево, Мн 10, сдвинутого на три двоичных разряда влево.

Как бьло показано ранее, на этапе псевдодвоичнрго умножения в операции должны участвовать множимое

Мн и его кратные, представленные кодом "8-4-2-1".

Выполнение коррекции кратных, со- гласно приведенной-таблице, осуществляется следующим образом.

Если разряд с весом "2" .i-й тетрады множителя равен "1" (это говорит о том, что должно быть прибавлено кратное 2 Мн ° 10 ) и разряд с весом

"8" j-й тетрады кратного Ин .10 так" же равен единице (что в коде "8-4-2-1" характерно лишь для комбинаций

"1000" и "1001"), то срабатывает элемент И 57 (фиг. 3), обеспечивая подачу единиц через элементы ИЛИ 45 и 46 на разряды с весом "4" и "2" входа второго слагаемого сумматора 40.

Если разряд с весом "4" i-й тет-. рады множителя равен "1" (должно быть прибавлено кратное множимое

4 MH 10 ) и разряд с весом "8" -1

j-й тетрады кратного Мн ° 10 также равен единице (данная тетрада рав.на "1000" или "1001"), то срабатывает элемент И 58, обеспечивая подачу через элементыИЦИ 47и 4Я единиц на разряды с весом "8" и "4" входа второго слагаемого сумматора 41.

Если разряд 68 с весом "4" i-й тетрады множителя равен "I" и разряд

71 с весом "4" j-й тетрады кратного множимого Мн 10 также равен "1" (это является условием прибавления кода "01 10" к j-и тетраде 4 Мн 10 ), то срабатывает элемент И 60, обеспечивая подачу через элементы

ИЛИ 55 и 56 единиц. В сумматоре

43 j-я тетрада суммы частичных произведений, сформированная в суммато1О ре 42, увеличивается на шесть.

Если разряд 69 с весом "8" i-й тетрады множителя равен единице, раз. ряды 72 с весом "2" и 71 с весом

"4" j-, и тетрады кратного множимого

Мн >10 соответственно равны "1" и- "0", то срабатывает элемент И 63, обеспечивая подачу через элементы

ИЛИ 51 и 52 единиц на разряды с весом "4" и "2" входа второго слагаеО. мого сумматора 42; в данном сумматоре производится сложение суммы . частичных произведений, полученной в сумматоре 41, с кодом "0110".

Если разряд 69 с весом, "8" i-й тетрады множителя равен "1", разряды 72 с весом "2" и 71 с весом

"4" соответственно равны "0" и "1", то срабатывает элемент И 62, подавая через элементы ИЛИ 50 и 51 единицы на разряд с весом "8" и "4" входа второго слагаемого сумматора

42, в данном сумматоре складывается сумма частичных произведений, полученная в сумматоре 41, с кодом коррекции "1100" °

Если разряд 69 с весом "8" i-й тетрады множителя равен "1" и разряды 72 и 71,с весом "2" и "4" )-ой

1-1 тетрады 10 -кратного множимого

4О также равнь1 "1", то срабатывает элемент И 61, обеспечивая подачу через элемент ИЛИ 50 единицы на разряд с весом "8" сумматора 42, в данном сумматоре 1-я тетрада суммы час45 тичных произведений, полученная сумматором 41, увеличивается на "1000".

Кроме того, "1" с выхода элемента

И 61 поступает на выход 73 модуля, а отсюда на вход 80 соседнего модуля. Данная единица через элемент ИЛИ 53 i (j+1)-модуля поступает на разряд с весом "1" сумматора 42 в сумматоре 42 i(j+1)-модуля (j+1)-я тетрада суммы частичных

55 произведений увеличивается на единицу. Таким образом, формируется код коррекции кратного 8-Мн 10 ,"0001 1000" ("18"), 13

Если разряды 69 с весом "8"

i-й тетрады множителя и 70 с весом

Н II °

8 j -.é тетрады кратного множимого

Мн"10 равны "1", то срабатывает элемент И 59, подавая "1" через элемент ИЛИ 51 на разряд с весом !

Ф II

4 входа второго слагаемого сумматора 42, полученная j-тетрада суммы частичных произведений в данно сумматоре увеличивается на "0100".

Кроме того, "1" с выхода элемента

И 59 поступает на выход 78 модуля, а отсюда — на вход 79 соседнего модуля.

Данная единица через элемент ИЛИ ,49 проходит на разряд с весом."2" входа второго слагаемого сумматора

41 i(j+1) "модуля, (j+1)-я тетрада сум мы частичных произведений увеличивается на "0010".

На этапе формиоования кода коррекции на входе 18 ij-модуля появляется единичный потенциал. По его переднему фронту межтетрадные переносы, сформированные сумматорами 41 — 43 модуля на этапе псевдодвоичного умножения, запоминаются соответственно узлами

36 — 38 анализа того же модуля. Межтетрадный перенос сумматора 40 поступает на выход 24 модуля, а отсюда— на вход 25 (i-1)j-модуля, где за,поминается в узле 39 анализа.

Такая организация связей позволяет освободить последнюю линейку сумматоров для учета кода коррекции, который:нужно прибавить, если при сложении кодов коррекции в предпоследней линейке сумматоров возникает межтетрадный перенос.

Единичное значение потенциала на входе 18 модуля разрешает работу узлов 36 — 39 анализа. Каждый узел анализа модуля анализирует .межтетрадный перенос, зафиксированный в нем в результате псевдодвоичного умножения (ii ), и межтетрадный перенос, пришедший на его седьмой вход на этапе коррекции с выходов сумматоров 43 (i"1)j-модуля, 40, — 42 Ц-модуля соответственно (П(„»), Г, сли, например, в узле 37 анализа зафиксирован II = 1, а на

91 его седьмой вход прйходит "0" с выхо да межтетрадного переноса сумматора 40, то на его пятом выходе появляется единица, проходящая через

200282 14 элементы ИЛИ 48 и 49 на разряды с весом "4н и "2" входа второго слагаемого сумматора 41; в данном сумматоре к 1-й тетраде кода кор5 дирекции, полученной на выходе суммато ра 40, прибавляется код "0110". Межтетрадный перенос, сформированный при данном сложении, поступает на выход 29 модуля и на седьмой вход

10 узла 38 анализа.

Если в узле 37 анализа П = О, 9 то на его седьмой вход приходит единица с выхода тетрадного переноса сумматора 40 (П, ), и узел

37 анализа также формйрует единицу на своем пятом выходе. Поэтому в сумматоре 41 к коду коррекции, накопленному сумматором 40, прибавляется "0110". Если в узле 37 анализа зафиксирован П9 н íà его

91 седьмой вход с выхода сумматора !

40 также пришел перенос П! (9 <) то узел 37 анализа формирует единицы на своем четвертом выходе.

25 Данная единица проходит через элементы ИЛИ 47 и 48 на разряды с !! !! !! !! весом .8 и 4 входа второго слагаемого сумматора 4 1 в данном сумматоре к j -й тетраде кода коррекции, полученной на выходе сумматора 4 0

В прибавляется код "1100". Остальные узлы анализа (36 — 39) работают аналогично узлу 37 анализа.

В результате на выходе 22 модуля формируется код коррекции j-й

35 тетрады i-й суммы частичных произведений.

Узел анализа (фиг. 4) работает следующим образом.

При двоичном умножении и на эта— пе псевдодвоичного умножения прн десятичном умножении на входе 90, связанном с входом 18 модуля присутству т ноль. Поэтому элементы

И 85 и 86 блокированы. На вход 89 приходит двоичный разряд множителя, на входы 91 — 94 — разряды тетрады кратного множимого с внутритетрадными весами на "8"" "4" "2" "1"

Э t и соответственно. При единичном зна50 чении на входе 89 тетрада с входов пропускается на выходы 97 - 99 и 102 узла. анализа.

На этапе формирования кода коррекции на входе 90 появляется еди55 ничный уровень. По его переднему фронту в триггере 88 запоминается межтетрадный перенос П-, поступив31 У ший на вход 96 узла анализа. В

Уеловие формирования Значение кода; кода коррекции тетра- коррекции в ды 3 диапазоне (9) Формируемое кратное множимое В

2 Мн 10

4 Мн 10

0110

1100

0110

8 Мн 10

0010 0100

Q () =1

1100

0110 ф 2

Q4 02 1

0001 1000

П р и м е ч а н и е. Q „ h тетрады (h = 1,2,4,8).

l5 начале этапа формирования кода коррекции регистр 3 множителя сбрасывается (фиг. 1). Поэтому на входе

89 узла анализа (фиг. 4) присутствуе ноль, блокирующий работу элементов

И.81 — 84.

Единичный уровень сигнала с входа

90 разре