Устройство автоматического контроля параметров

Устройство автоматического контроля параметров

Иллюстрации

Показать все

Реферат

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (19) (11)

1 11 4 G 06 F 15/46

ОПИСАНИЕ ИЗОБРЕТЕНИЯ СР,-1,„... =-"° л j

3@6 у;, "" .л, К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬГГИЙ (21) 3649363/24-24 (22) 04.10.83 (46) 30.12.85. Бюл. 11 - 48 (71) Киевский ордена Ленина политехнический институт им. 50-летия

Великой Октябрьской социалистической революции (72.) Е.Т.Володарский (53) 681.323(088.8) (56) Авторское свидетельство СССР

Ф 607190, кл. G 05 В 23/02, 1978.

Авторское свидетельство СССР

В 746559, кл. G 06 F 15/46, 1980.

Электронные цифровые вычислительные машины. Киев . Вища школа, 1976. (54)(57) 1. УСТРОЙСТВО АВТОМАТИЧЕСКОГО КОНТРОЛЯ ПАРАМЕТРОВ, содержащее блок формирования тестовых сигналов, выходы которого подключены к информационным входам первого коммутатора, выходы которого являются выходом устройства, вход которого соединен с информационным входом второго коммутатора, третий коммутатор, выходы которого через первые преобразователи соединены с соответствующими информационными входами четвертого коммутатора, подсоединенного выходом к входу ана-. лого-цифрового преобразователя, блок сравнения, первый вход которого подключен к выходу блока памяти, выход — к блоку индикации, блок управления, первые выходы которого подключены к управляющим входам блока формирования тестовых сигналов, второй, третий, четвертый и пятый выходы — к управляющим входам первого, второго, третьего и четвертого коммутаторов, шестой выход— к запускающему входу аналого-цифрового преобразователя, седьмой и восьмой выходы — соответственно к информационным входам блока памяти, отличающееся тем, что, с целью повышения точности измерения, в него введены вычислительный блок и многоканальный корректиру- ющий блок, каждый канал которого содержит первый сумматор, блок перемножения и второй преобразователь, вход которого подключен к соответствующему выходу второго коммутатора, к соответствующему информационному входу третьего коммутатора, к первому входу блока перемножения и к первому входу первого сумматора, второй вход которого соединен с выходом второго преобразователя и вторым входом блока перемножения, выходы блока перемножения и первого сумматора соединены с соответствующими входами третьего коммутатора, первый информационный вход вычислительного блока — с выходом аналого-цифрового преобразователя, ° л а первый, второй, третий управляющие и второй информационный входы вычислительного блока — соответственно с девятым, десятым, одиннадцатым и двенадцатым выходами блока управления, выход вычислительного блока соединен с вторым входом блока сравнения.

2. Устройство по п. 1, о т л и— ч а ю щ е е с я тем, что вычислительный блок содержит пятый коммутатор, информационный вход которого

1201850

5 !

О

f5 является первым информационным входом блока, управляющий вход — первым управляющим входом блока, первый, второй и третий выходы пятого коммутатора соединены соответственно с входами первого, второго и третьего регистров, выход первого регистра подключен к первому входу второго сумматора, второй выход которого подсоединен к выходу второго регистра и первому входу третьего сумматора, второй вход которого соединен с выходом третьего регистра, выходы второго и третьего сумматоров — с информационным входом делителя, управляющий вход которого является вторым управляющим входом блока, выход делителя соединен с первым информационным входом четвертого сумматора, второй информационный вход которого подключен к выходу четвертого регистра, вход которого является информационным входом блока, выход четвертого сумматора подключен к информационному входу пятого регистра, управляющий вход которого является третьим управляющим входом блока, выход пятого регистра является выходом блока.

Изобретение относится к контрольно-измерительной технике и может быть использовано для контроля многопараметрических объектов.

Цель изобретения — повышение точности измерения.

На фиг. 1 изображена структурная схема устройства; на фиг. 2 — структурная схема вычислительного блока, на фиг. 3 — структурная схема блока управления; на фиг. 4 — структурная схема таймера; на фиг. 5 — временная диаграмма работы таймера.

Устройство содержит блок формирования тестовых сигналов, состоя щий из генераторов 2 стимулирующих сигналов, первый коммутатор 3, объект 4 контроля, второй коммутатор 5, и-канальный корректирующий блок 6, каналы 7, первый преобразователь 8, блок 9 перемножения, первый сумматор 10, третий коммутатор 11, вто3. Устройство по и. 1, о т л и- . ч а ю шийся тем, что блок управления содержит пульт управления, выход которого соединен с первым входом элемента И, второй вход которого подсоединен с выходом готовности фотосчитывания, первые выходы которого подключены к адресным входам дешифратора, вторые выходы— к информационным входам блока выходных регистров и блока промежуточных регистров, управляющие выходы которых подключены к соответствую-! щим выходам дешифратора, запускающий вход фотосчитывания — к выходу элемента ИЛИ, первый вход которого: подсоединен к выходу элемента И и запускающему входу таймера, первые выходы которого подключены к управляющим входам шестого и седьмого коммутаторов, информационные входы которых подключены к соответствующим выходам блока промежуточных регистров, выходы блока выходных регистров шестого и седьмого коммута — торов и вторые выходы тай— мера являются выходами бло— ка.

1 рые преобразователи 12, четвертый коммутатор 13, аналого-цифровой преобразователь 14, вычислительный блок 15, блок 16 сравнения,. блок 17 памяти, блок 18 индикации, .блок 19 управления, управляющие входы 20-24 первого по четвертый регистров и аналого-цифрового преобразования, управляющие 25-27 и информационный

28 входы вычислительного блока, информационные 29 и 30 входы блока памяти, управляющие 31-33 входы блока формирования тестовых сигналов, пятый коммутатор 34, первый 35, второй 36, третий 37 регистры, второй

38 и третий 39 сумматоры, делитель

40, четвертый сумматор 41, четвертый 42 и памяти 43 регистры, пульт

44 управления, 4 элемента И 45, элемент ИЛИ 46, таймер 47, фотосчитыватель 48, дешифратор 49, блок

50 выходных регистров, включающий

3 регистры 51-59, блок 60 промежуточных регистров, включающий регистры

61-66, шестой 67 и седьмой 68 коммутаторы, ждущий мультивибратор не показан), элементы задержки

69-77, элемент ИЛИ 78.

Устройство работает следующим образом.

Перед началом работы устройства оператор в фотосчитыватель 48 вставляет перфоленту с программой работы устройства, содержащий в символьной форме адреса блоков, предписываемые им действия в виде управляющих слов. При правильно установленной перфоленте фотосчитыватель 48 вырабатывает сигнал "Готов", который поступает на один из входов элемента И 45. На второй вход элемента

И 45 оператор с пульта 44 управления подает команду "Пуск". При наличии сигнала "Готов" команда

"Пуск" проходит через элемент И 45, а затем через элемент ИЛИ 46 на запускающий вход фотосчитывателя 48.

Одновременно команда "Пуск" поступает на запускающий вход таймера 47. С приходом запускающего сигнала фотосчитыватель 48 начинает считывать коды адресов регистров, поступающие затем в дешифратор 49, и информацию, предназначенную для этих регистров, которая поступает на магистраль, соединенную с входами регистров 51-66. Дешифратор 49 выдает сигнал разрешения на запись информации с магистрали в тот регистр, адрес которого занесен с фотосчитывателя.48. Таким образом, в регистры заносится соответствующее управляющее слово, предписывающее определенные состояния блокам и устройствам системы, необходимые для реализации контроля одного из параметров. Так, например, информация, записанная в один из регистров 51-53, указывает, какой из генераторав 2 блока 1 будет участвовать при контроле данного параметра, какой режим его работы 1частота, длительность, амплитуда и т.п.), .управляющие слова, .занесенные в регистры 54-56, формируют цепи для прохождения сигналов через коммутаторы 3, 5 и 13 соот.ветственно при контроле данного параметра, а информация в регистрах 61-63 и 64-66 позволяет реализовать алгоритм контроля путем из1201850 4 менения соответствия соответственно коммутатора ll и коммутатора 34 вычислительного блока 15, информация в регистрах 58 и 59 определяет нижнюю и верхнюю границы допускаемой области данного контролируемого параметра. Последней командой на перфоленте записана команда

fl II

Стоп, при которой фотосчитыватель 48 устанавливается, и занесение информации в регистры на этом заканчивается — цепи и режимы для. контроля данного параметра подготовлены. После этого таймер 47, запущенный одновременно с фотосчитывателем 48, с некоторой задержкой, обеспечивающей достоверность окончания ввода информации в регистры, начинает вырабатывать в соответствии с алгоритмом контроля и учетом времени отработки команды блока— ми устройства управляющие импульсы, которые дают. разрешение на прохождение управляющих слов из регистров 61-63 и 64-66 соответственно на выходы 25 и 22 коммутаторов

67 и 68, причем передача управляющих слов из регистров 61 и 64, 62 и 65, 61 и 66 производится синх30 ронно. После реализации алгоритма контроля данного параметра, т.е. через время, соответствующее времени его контроля, таймер 47 выдает команду "Шаг", которая проходит через элемент ИЛИ 46 и запускает фотосчитыватель 48, начиная тем самым подготовку цепей для контроля следующего параметра.

Работа устройства осуществляется в три такта;

В соответствии с управляющими словами, поступившими с блока 19 на вход объекта 4 контроля подается стимулирующий сигнал от соответствующего генератора 2 блока 1. Вьмодной

45 сигнал объекта 4 контроля через коммутатор 5, выход которого управляю щим словом, поступившим на вход 21, подключен к входу соответствующего канала 7, поступает непосредственно

50 на вход коммутатора 11. Блок 69. таймера 47,запущенный в момент времени

t с приходом сигнала "Пуск", в момент времени t с задержкой t<-Ф .1 о> достаточной для декодирования управ55 ляющих слов и установления в блоках, предписанных ими режимов, выдает сигнал на первый управляющий вход коммутатора 68. При этом управляющее

5 1 слово из регистра 64 поступает на выход 22 блока 19 и подключает вход коммутатора II, к которому непосредственно подведен выходной сигнал объекта 4 контроля, к соответствующе му преобразователю 12. Выходной сигнал преобразователя 12 через коммутатор !3, скоммутированный управляюшим словом, поступившим с выхода 23 блока 19, поступает на вход аналогоцифрового преобразователя 14. В момент времени t блок 10 таймера 47 вьщает.сигнал на запуск блока 71 и запуск аналого-цифрового преобразователя 14. Промежуток времени t -1 обуславливается временем установления преобразователя 12. Сигнал с выхода АЦП 14 поступает на вход коммутатора 34 блока 15. Выход коммутатора 34 в момент времени t< подключен к входу регистра 36 путем выдачи бло ком 63 сигнала на первый управляющий вход коммутатора 67 и поступлением на выход 25 блока !9 управляющего слова из регистра 61. Результат преобразования И запоминается в регистре 36. На этом заканчивается первый такт.

Во второй такт работы в момент времени t,9 блок 71 выдает сигнал на запуск блока 72 и на вторые управляющие входы коммутаторов 67 и 68 кодов. В результате управляющие слова иэ регистров 62 и 64 поступают соответственно на выходы 25 и

22 блока 19. При этом на вход соответствующего преобразователя 12 через коммутатор Il поступает выходная величина с блока 9 канала

7 данного преобразователя, на входы которого подается через коммутатор 5 выходная величина объекта контроля 4 непосредственно и через преобразователь 8. Выходная величина преобразователя 12, пройдя через коммутатор 13, поступает на вход АЦП 14. В момент времени t < блок 72 запускает блок 73 и выдает сигнал на запуск АЦП 14. Интервал времени 1 -йз выбирается исходя из быстродействия преобразователя

12 — в момент времени t в нем должФ но быть установившееся значение.

Сигнал с выхода блока 14 поступает на вход блока 15 через коммутатор

34, выход которого под действием управляющего сигнала с выхода 25 блока 19 подключен к входу регист10 !

ЗО

55 блока 19. При этом на вход соответствующего преобразователя 12 через коммутатор 11, управляемого сигналом с выхода 22 блока 19, поступает выходная величина сумматора 10, на входы которого подается через коммутатор 5 выходная величина объекта 4 контроля непосредственно и через преобразователь 8. В момент времени t блок

74 выдает сигнал на запуск блока 75 и запуск АЦП 14. Интервал времени

t,6-С 5 определяется быстродействием преобразователя 12. Выходная величина преобразователя 12 поступает на вход блока 15 и через коммутатор

34, выход которого под управлением сигнала с выхода 25 блока 19 подключен к входу регистра 37, заносится в регистр 37 . Результат преобразования Ng хранится-в регистре 37.

Результаты преобразования N u

N, полученные на втором и тре3 тьем этапе работы системы, заносятся из регистров 35 и 37 соответственно в сумматоры 38 и 39, на вторые входы которых в инверсном коде заносится содержимое регистра 36 (-N 1). Образованные таким образом в сумматорах 38 и 39 разности N—

N и М -N, поступают на входы делителя 40. В момент времени t, когда в блоках 38 и 39 образуются разности, блок 7э вьщает на выходе

26 управляющий сигнал на делитель

40, а также запускает блок 76. Полученное в делительном устройстве 40 отношение (N<-М„):(N>-N <) поступает на вход сумматора 41, на второй вход которого заносится код регистра 42, обратно пропорциональный коэффициенту деления преобразователя, который записан в него с выхода 27 блока 19 при подготовке устройства к контролю данного параметра из регистра 57. Выходной код сумматора 41 поступает на регистр

43, на управляющий вход которого, в момент времечки 1а поступает сиг201 85И: 6 ра 35. Результат преобразования

11, запоминается в регистре 35.

В третий такт работы системы в момент времени t блок 73 вьщает сигнал на запуск блока 74 и на третьи управляющие входы коммутаторов

67 и 68. В результате управляющие слова из регистров 63 и 66 поступают соответственно на выходы 25 и 22

7 нал с выхода 28 блока 19, связанного с выходом блока 74, который также запускает блок 77. С выхода регистра 43 блока 15 полученный код поступает на вход блока 16, на вторые входы которого из блока 17 поступают нижнее и верхнее граничные значения контролируемого параметра, ! занесенные с выходов 29 и 30 блока 19 при подготовке устройства к кон тролю данного параметра. Выходной

8 сигнал с блока 16 поступает на вход блока 18. Блок 77, в момент времени

9 соответствующий быстродействию блоков 16 и 18, выдает сигнал для управления через элемент ИЛИ 46 фотосчитывателем 48, свидетельствуя об окончании цикла контроля. Фотосчитыватель запускается. Происходит подготовка к контролю следую1ð щего параметра, аналогично рассмотренному.

1201850

Фиг.2

26 28 27

1201850

° hys

0m Ю

КК.in КаеМ „vina (ФмФ.26) (Ума.и) Eke. ic

gacsjcc кке.1Ф «&.nice

dc.2 (chic.?Ф) A.ÿ

Феи. 4

ПУРАНЫ Лавут Жаа Jeeyer Л вав Ммух Cmpcl ащюК

«hgc» ыft,è ФФ йаяя й.1Ф a1$Jf kt.!Ф Флм Юю. МУЗ юа ec ti вк ею t> ве ю

Фей.Х

Заказ 8092/50 Тираж 709 Подписное

ВНИИПИ Государственного комитета СССР по делам .изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4

Составитель Д. Хачикян

Редактор Е.Копча Техред О.Ващишина Корректор О.Луговая