Адаптивное вычислительное устройство

Адаптивное вычислительное устройство

Иллюстрации

Показать все

Реферат

 

Изобретение относится к устройствам для обработки данных. Целью изобретения является повышение производительности устройства. Для этого в устройство введены коммутаторы, выполненные из элементов И , элементов И 5( -5.t и элементов ШШ 6, 6hs блок 9 памяти данных, блок 8 микропрограммного управления и генератор 1 импульсов. Коммутаторы используются для передачи информации из входного регистра 2 в операционные блоки 3 и выходной регистр 7 под управлением сигналов с выхода блока 8. Блок 9 используется для хранения промежуточных данных в процессе вычислений. 11 ил. § (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

nsS>a!: 1

m4 С 06 F 7!00

Фнс /

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

РО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3691060/24-24 (22) 16.01.84 (46) 07.01.86. Бюл. 1 - 1 (72) В.А. Смирнов (53) 681;325(088.8) (56) Авторское свидетельство СССР

Ф 363091, кл, С 06 F 11/00 1969.

Леннартц Г., Таэгер В. Конструировал ние схем на транзисторах: Перев. с нем. M.".,Ýíeðãèÿ, 1964, с. 203-218.

Авторское свидетельство СССР

9 528564, кл. G 06 F 7/00, 1976. (54) 1. АДАПТИВНОЕ ВЫЧИСЛИТЕЛЬНОЕ

УСТРОЙСТВО (57) Изобретение относится к устройствам для обработки данных. Целью изобретения является повышение производительности устройства. Для этого в устройство введены коммутаторы, выполненные из элементов И 4 -4н, элементов И 5у -5 и элементов ИЛИ

6, -ьq, блок 9 памяти данных, блок 8 микропрограммного управления и генератор 1 импульсов. Коммутаторы используются для передачи информации из входного регистра 2 в операционные блоки 3 и выходной регистр 7 под управлением сигналов с выхода блока 8. Блок 9 используется для хранения промежуточных данных в процессе вычислений. 11 ил.

1 2.03506

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении устройств для обработки данных.

Цель изобретения — повышение производительности устройства.

На фиг. 1 представлена структурная схема устройства; на фиг. 2 функциональная схема операционного блока, HB фиг. 3 — функциональная схема блока микропрограммного управления, на фиг. 4 — функциональная схема сумматора, на фиг; 5 — формат команды," на фиг. 6 и 7 — временные диаграммы узлов синхронизации сумматора, на фиг. 8 — последовательность операций, соответствуюшая реализация полного алгоритма коррекции, на фиг. 9 — последовательность операций, соответствующая реализации усеченного алгоритма коррекции, .на фиг. 10 — вариант реализации полного

1 алгоритма коррекции в устройстве, на фиг. 11 — вариант реализации усеченного алгоритма коррекции в случае отказа одного модуля устройства.

Адаптивное вычислительное, устройство (фиг. 1) содержит генератор 1 импульсов, входной регистр 2„ операционные блоки 31-3, первые группы .элементов И 41-4т1, вторые группы элементов H 5,1-5г1, группы элементов ИЛИ

61-6, причем группы 4-6 образуют соответствующие коммутаторы, вьгходной регистр 7, блок 8 микропрограммного управления, блок 9 памяти данных и имеет синхровходы 10 †1 операционных блоков, входы 11 -11г, кода операции операционных блоков, первые выходы 12) — 12 признака результата операционных блоков, вторые выходы 13„ — 13 признака результата операционных блоков, вход 14 ввода программ, адресный 15 и информационный 16 входы блока 9, информационный выход 17 блока 9 и информационный вход 18 устройства. Выходы регистра 2 подключены к первым информационным входам блока 3 и первым входам элементов И 5, вьгход генератора 1 подключен к входам 10т-1 Ом блоков 31-3, входы 11,-11т, которых соединены с одноименными выходами блока 8. Выходы 12<-12т„ подключены к вторым входам одноименных элементов

И 4т-4 и входам пуска блока 8, выходы 13 -13 подключены к вторым входам одноименных элементов И 5 -5 т

45 и входам логических условий блока 8

Первые информЩйоттные выходы блоков 3; (1 i и) подключены к первым входам элементов И 4,, выходы которых подключены соответственно к первым входам элементов ИЛИ б, вторые входы которых соединены с выходами элементов И 5j, первые входы которьтх соединены с соответствующими первьми информационными входами блока 3 и выходом элемента ИЛИ 6,; (it 1), выходы элементов ИЛИ 6„ подключены к выходному регистру 7, Информационный вход 16, информационный выход 17 и адресный вход 15 блока 9 подключены соответственно к вторым и третьим информационным выходам и вторым информационным входам операционных блоков 3 -3„, Генератор 1 является источником последовательности 0 1, О, 1,.... логических сигналов "0" или "1", предназначенных для проверки контролируемьгх операционных блоков.

Операционный блок 3 (фиг, 2) состоит из модуля 19, выполненного в виде интегральной схемы, который в свою очередь содержит первую группу элементов И 20,т-20 вторую группу элементов И 21„ -21,, группу элементов ИЛИ 221-22ь, образующих группу коммутаторов данных, группу сумматоров 23 -23т,, третью группу элементов И 24 -24, четвертую группу

;лементов И 251 -25, первую группу элементов HE 26т-26т,, образующих пер вую группу коммутаторов результата, пятую группу элементов И 271 -27, шестую группу элементов И 28 -28т,, вторую группу элементов НЕ 29 -29, образующих вторую группу коммутаторов результата, седьмую группу элементов И 30 -30ь, группу элементов

31,-31 равнозначности и два элемента И 32 и 33. Коммутация рабочих сумматоров 23 определяется управляющими сигналами 34-38.

Блок 8 микропрограммного управления (фиг, 3) содержит первую группу элементов И 39,-39» вторую группу элементов И 40.т-40ь, регистр 41 настройки, память 42 микрокоманд, регистр 43 состояния, триггер RS-типа

44, Входы 12< -12т1 пуска блока 8 подключены к первым входам элементов

И 40 -40п соответственно, а также к одноименным информационным входам триггера 44, выход которого подклю130 j,".;, 50

55 чек к его синхровходу и первым входам элементов И 39г -39к, вторые входы которых подключены соответственно к выходам элементов 40 -400, вторые входы которых подключены к выходам регистра 41. Входы регистра 41 подключены к информационным выходам памяти 42 микрокоманд, входы которой подключены к вхоцам 131 -13< логических ycI опий блока 8.

Сумматор 23 содержи i (фи" . 4) первый пре,.варительный регистр 45 дан— ных (IIP1), первый регистр 46 данных (Р1), первый элемент И 47, регистр

48 адреса, второч элемент И 49, первый регистр 50 результата (РР1), первый узел 51 синхронизации, второй узел 52 синхронизации, третий элемент И 53, универсальный комбик»пионный сумматор 54, четвертый элемент И 55, второй регистр 56 результата (РР2), второй предварительный регистр 57 данных (ПР2), второй регистр 58 данных (Р2), пятый элемент

И 59, узел 60 памяти, кольцевые сдвигoBble регистры 61 -61у с последовательной выдачей, шестой элемент И 62, одноразрядный регистр 63 приз .à<а, регистр 64 кода операции, первый ;лемент ИЛИ 65, седьмой элемент И 66, трехразрядный регистр 67 признака, элемент НЕ 68, регистр 69 команды, элемент 70 равнозначности, регистр 71 номера сумматора, При этом входы 17 блока 23 подключены к информационным входам регистра 45, синхровход которого подключен к синхровходу регистра 57 и выходу узла 51. Информационные выходы регистров 45 и 57 подключены к информационным входам регистров 46 и 58 соответственно, а управляющие выходы регистров 45 и 57 подключены к первому и второму входам узла 52 соответственно. Выход узла 52 подключен к синхровходам регистров 46 и 58, тактирующим входам регистров 61у -61к блока 60 и первому входу элемента

И 53, Второй вход элемента И 53 подключен к выходу регистра 63, а выход — к синхровходу регистра 64, выходы которого подключены к управляющим входам сумматора 54, первые и вторые входы операндов которого подключены к выходам элементов И 47 и

59 соответственно. При этом первые входы элементов И 47 и 59 подключены соответственно к выходам регистров

5 !

4 6, 58, а их кто рыР входе11 — к Jlepвым и втсрым г, ц и регистра 67. Неркый выход рог: .. 37 и..:-.ключек к пер— гому входу . лс ;;::.та И 49. r eðвому входу узла 5 I:и третьему входу узла 5?, а второй выход э":ого реги:- ðà подключен к первому входу элем кта И 55, второму входу узла 5, и .етвертому входу ysz-а 52.

Вторые вхоггь элементов И 49 и 55 подключены к икформац fcHкому выходу сумматора 54, который также подключен к регистру 48 адреса, соединенному с выходом 15 сумматора 23, а их выходы — к входам регистров 50 и 56 соответственно. Управляющие выхолы регистров 50 и 56 подключены к третьему и .-четвертому входам узла

5 : соответствс-кко, а их информационные вьгходы — к соответствуюп;им информационным выходам сумматора 23.

При этом сикхронх д регистра 4 8 подключек к первому выходу регистга 69, второй выход которого подключен к входу регистра 67, третий выход которог". к первомy входу элемента И 66 и . -.ходу элемента HF. 68, Выход элемента НЕ 68 подключек к первому входу элемента И 62, второй вхо; которого подключен к выходам регистров 61„ -61 блока 60, а выход— к первому входу элемента ИЛИ 65. Выход элемента ИЛИ 65 подключен к входу регистра 64, второй вход — к выходу элемента И 66, второй вход которого подключен к третьему выходу регистра 69, четвертый выход которого подключен к входу регистра 63. Информационный вход регистра 69 подключен к входу 38 и первому входу элемента 70,второй вход которого подключен к выходу регистра 71, выход к синхровходу регистра 69, а информационные входы регистров 61< -61,, блока 60 подключены к входу 18 устройства, формат команды предусматривает пять полей: H3 — поле номера сумматора 23, КОП вЂ” поле кода операции, ПС вЂ” поле запрета/разрешения сигналов начала выполнения операции, на выполнение которой настроен сумматор 23; П — поле выбора, А — адресное поле; ПК вЂ” поле коммутации. Поле

Н3 служит для указания номера сумматора 23, для которого предназначается данная команда. Поле КОП используется для задания кода опера1203506 ции, на выполнение которой настраивается данный сумматор 23. Список возможных операций, на выполнение которых может быть настроен сумма5 тор 23, включает операции пересылок (АУ АУ, ЗУ данных), арифметические„ логические и разовые операции, операции условных переходов. Поле ПС используется для управления выдачей сигналов начала выполнения операции.

При не нулевом значении ПС выполнение ( начинается после окончания записи операндов на входные регистры 4б и

58 при наличии сигнала разрешения, 15 который является для сумматора 54 синхронизирующим. При нулевом значении ПС синхронизирующий сигнал игнорируется.

Поле ПВ используется для задания 2О характера обмена следующим образом:

011, операция выполняется с использованием адресного поля, 101, операция выполняется с использованием коммутационного 25

ПВполя, 111 операция выполняется с использованием адресного и коммутационного полей, 100, разовые операции (тестовые Зп команды) .

Адресное поле используется для задания адреса при выполнении адресных команд (например, при умножении на константу, которая находится в блоке 9). Поле коммутации ПК используется для коммутации сумматора 23 в модуле 19. В этом поле задаются сигналы, которые при расшифровке команды поступают на входы 34-37.

Щ

Устройство работает следующим образом.

Перед началом работы в зависимости от выполняемой функции У=

Г„) в блок 8 по входу 14 вводятся управляющие сигналы и команды, соответствующие программе выполнения последовательности функции Й„,.„,, Данные команды с выходов блока 8 поступают на входы 11 соответствующих операционных блоков 3, 3g

3„. С помощью управляющих сигналов, поступающих на входы 34-37„ в каждом блоке 3 происходит выделение контрольнык и рабочих сумматоров 23, Контрольные сумматоры 23 каждого модуля 19 используются для косвенного контроля данного модуля, так как наличие корреляционных связей между отказами различных частей модуля делает возможным применение косвечного контроля. Коммутация рабочих сумматоров 23 блока 3 также определяется управляющими сигналами, подаваемыми на входы 34-37.

В табл. 1 приведены значения сигналов„ подаваемых на эти входы, для выделения контрольных и рабочих сумматоров 23 модуля и задания режимов их работы (параллельный или последовательный).

С.помощью подачи различных управляющих сигналов на укаэанные входы могут быть выделены другие комбинации контрольных и рабочих сумматоров

23 и заданы различные режимы их работы. При контроле модуля 19 соответствующие контрольные сумматоры 23 используются для выполнения тестовой программы, На вход 10 с выхода генератора 1 подается тестовая информация, которая через соответствующие элементы И 20 и ИЛИ 22 поступает на входы блоков 23, являющихся контрольными для данного модуля. С выхода контрольного сумматора 23 информация через соответствующие элементы

И 24 и 28 попадает на первый вход элемента И 30, на второй вход которого с входа 10 через элемент И 30 та:.же поступает тестовая информация.

В случае совпадения информации данный модуль рассматривается как исправный и с прямого выхода элемента 31 выдается "1", которая поступает на вход элемента И 32. При этом с инверсного выхода элемента 31 выдается "0", который через элемент И ЗЗ поступает на выход 13 блока 3. В слу чае несовпадения информации данный модуль расценивается как неисправный и с прямого выхода элемента 31 выдается "0", который через элемент

И 32 поступает на выход 12, при этом с инверсного выхода элемента 31 выдается "1", которая поступает на вход элемента И 33.

Тестовая программа, используемая для контроля проверяемых блоков модуля 19, выполняется независимо от штатной работы рабочих сумматоров

23 данного блока 3. Способы построения тестовых программ могут быть различными. В частности, тестовая программа может быть сравнима по

1203506

При организации последовательного функционирования рабочих сумматоров . 231 в блоке 3 входная информация через элементы И 211 и ИЛИ 22к поступает на вход рабочего сумматора 23, с выхода которого информация через элементы И 25 и ИЛИ 22 у поступает на вход следующего рабочего сумматора 231 +4, а информация с выхода последнего рабочего сумматора 23 через элементы И 24 и 27 вьдается на соответствующий информационный выход блока 3 . В этом случае в блоке 3 может быть выполнена более сложная последовательная обработка входного слова, соответствующая ка кой-либо операции при выполнении потоковой функции. Аналогично может быть организовано последовательное функционирование рабочих сумматоров 23к в любом другом операционном блоке устройства.

В случае исправности блока З с выхода 12 этого блока вьдается " 1", которая поступает на входы элементов

И 4;.. Таким образом, выходной операнд, предварительно записанный во входном регистре 2, через элементы

И 4; и ИЛИ 61 последовательно проходит обработку в блоках 3„ -3 6. При сложности с контрольно-проверочной программой ЭВМ (охватывая все узлы контрольных сумматоров 23 операционного блока 3). Достоверность косвенного контроля зависит от числа кон- 5 трольных блоков модуля, вьделенных из общего количества сумматоров 23 модуля, а именно: чем больше сумматоров 23 контролируется, тем выше достоверность контроля всего модуля. 1О

При организации параллельного функционирования рабочих сумматоров

23у в блоке 3 входная информация через элементы И 21у и ИЛИ 2?у поступает на вход рабо его сумматора 23y„ 15 с выхода которого информация через элементы И .241,.и 27у выдается на информационные выходы блока 3. В этом случае в блоке 34, в частности может выполняться параллельная обра- 20 ботка входного слова, соответствующая какой-либо элементарной операции при выполнении потоковой функции. Аналогично может быть организовано параллельное функционирование рабочих 25 сумматоров 23у в любом другом операционном блоке устройства. этом с выхода 13 вьдается "0", который блокирует путь обхода блока 3; .

В случае возникновения отказа блока 3 с выхода 12 этого блока вьдается 0", который поступает на входы элементов И 4, и блокирует выдачу информации с выхода данного блока 3„ ., при этом с выхода 13 выдается " 1, которая поступает на входь; элементов

И 5; и тем самым открывает путь обхода отказавшего блока 3 . В результате информация с выхода блока 3i.-q через элементы И 4; 1и ИЛИ 6 1, а затем через элементы И 5 и ИЛИ 6i попадает на входы блока 3;+1.

Блок 8 работает следующим образом. При отсутствии отказов на информационные входы триггера 44 и первые входы элементов И 404 -40„ поступают "1". При этом на входы 13„-13 блока 8 поступают "0",которые записываются в регистр 43. Содержимое регистра 43 интерпретируется как адрес и поступает в.память 42 микрокоманд, в которсй го нулевому адресу записаны команды, соответствующие пути вычисления функции Р в трех (в обшем случае и g ) операционных блоках. С выходов памяти 42 команды записываются в регистр 4 1, с выходов которого через элементы И 39 и

40 они поступают на входы 11,-11 (Н операционных блоков.

При возникновении отказа (например, блока 3 ) на вход 12 блока 8 и, соответственно, на второй информационный вход триггера 44 поступает "0", а с выхода триггера 44 выдается 0, который поступает на вторые входы элементов И 39„ -39m.

В результате на входы 11<-iit, блоков 3 подается "0", настройка блоков

3 сбрасывается и информация, находящаяся в этих блоках, разрушается. С выхода триггера 44 по линии обратной связи "0 попадает на синхровход триггера, триггер 44 снова устанавливается в состояние "1" и на первые входы элементов И 39 -39, поступает

"1", При этом на вход 13 блока 8 поступает "1", в соответствующий разряд регистра 43 записывается "1" и содержимое регистра 43, интерпретируемое как адрес, поступает на вход памяти 42, с выхода которой команды, соответствующие пути вычисления функции F в двух исправных операционных блоках, поступают на вход

1203506

10 регистра »астре йки. Кроме того, »а первый вход элемента И 40 также поступает "0", который блокирует выдачу кома»ды и управляющих сигналов с соответствующих разрядов регистра 41 на входы 11 отказавшего блока 3 . Таким образом, при отказе какого-либо блока 3 происходит обращение к ячейке памяти 42, в которой записаны команды, соответствующйе пути вычисления функции Г при данном отказе. Перед началом работы по входу 14 в память 42 осуществляется запись команд, соответствующих путям вычисления функции F при различных отказах.

Сумматор 23 работает следующим образом. Перед началом штатной работы в регистр 71 заносится математический номер данного сумматора, через вход 18 в узел 60 записывается тестовая программа таким образом, что в первых разрядах регистров 61„ -61), содержится первое командное слово программы, во вторых — второе и т,д.

В процессе штатной работы через вход

38 на регистр 69 записывается команда, поступающая из памяти 42 при этом на первый вход элемента 70 поступает информация, содержащаяся в поле НЭ данной команды. При совпадении номе ра, записанного в регистре 71, и номера, содержащегося в поле НЭ, с выхода элемента 70 »а вход регистра 69

) вьдается сигнал, который является разрешающим для выдачи команды, записанной в регистре 69, для дальнейшего исполнения. В противном случае команда игнорируется. При наличии такого разрешающего сигнала с выходов регистра 69 вьдается содержимое полей ПС, КОП, ПВ и А данной команды.

Адрес, соцержащийся в команде, с первого выхода регистра 69 записывается в регистр 48. Информация, соответствующая полю ПВ, с второго выхода регистра 69 поступает на регистр

67. Информация, соответствующая полю

КОП, с третьего выхода регистра 69 через элементы ИЛИ 65 и И 66 поступает на регистр 64. Информация, соответствующая полю ПС, с четвертого выхода регистра 69 поступает на регистр 63.

В режиме вычислений с третьего выхода регистра 67 вьдается "1", которая открывает элементы И 66 и код операции через элементы ИЛИ 65 и И 66 проходит на регистр 64, при этом с выхода элемента НЕ 68 на первые входы элеме»тов И 62 поступает нулевой сигнал, который блокирует вьдачу тестовой информации из узла 60 через элементы ИЛИ 65 в регистр 64. Входной операнд, поступающий из соседнего сумматора 23, принимается »а регистр 57, а информация, поступаюшая из блока 9, — на регистр 45, по10 сле чего при наличии разрешающего сигнала, выдаваемого с выхода узла

51, с выходов регистров 45 и 57 на первый и второй входы узла 52 выдается сигнал окончания приема опграндов. Информация, записанная в этих регистрах, переписывается соответственно в регистры 46 и 58, откуда при наличии разрешающего сигнала, вьдаваемого с выхода узла 52, информация через элементы И 47 и

59 соответственно поступает в сумматор 54. При этом сигнал, вьдаваемый узлом 52, через элемент И 53 по25

3 {

50 ступает на вход регистра 64, с выхода которого код операции вьдается на входы команд сумматора 54, после чего производится необходимая операция.

При наличии ПС=О вьдача сигнала с выхода элемента И 53 блокируется.

Подобная возможность расценивается как: .обходимая при организации операций ожидания по условию. При ПВ=011 с второго выхода регистра 67 вьдается нулевой сигнал, который поступает на первый вход элемент" И 55 и на второй вход элемента И 59. Тем самым блокируется поступление информации в сумматоре 54 из соседнего сумматора 23 и вьдача результата обработки через регистр 56 в следующий за ним сумматор 23, С первого выхода регистра 62 вьдается единичный сигнал, который поступает на первый вход элемента И 49 и на второй вход элемента И 47, тем самым разрешается поступление информации в сумматор 54 и выдача результата обработки через регистр 50 на вход блока 8.

Кроме того, с помощью сигналов, вьдаваемых с первого и второго выходов регистра 67, формируется временная диаграмма работы узлов 51 и

52, как показано на фиг. 6 и 7 соР ответственно. Аналогично при ПВ=101 происходит разрешение приемй обрабатываемой информации сумматором

1203506

В режиме проверки на входы 10 блоков 3 от генератора 1 подается за- 45 ранее выбранная тестовая последовательность, элемент которой является для сумматора 54 операндом. Работа сумматора в этом случае не отличается от работы в режиме вычислений.

По завершении выдачи операнда из регистра 57 в регистр 58 с выхода узла 52 выдается сигнал, который является импульсом сдвига для регистров

60у -60, В результате выдачи с выхода узла 60 команд тестовой программы через элементы И 62 и ИЛИ 65 в регистр 64 записывается и выполняет50

54 из соседнего сумматора 23 и выдача результата обработки в следующий за ним сумматор 23. При этом блокируются пути приема информации, поступающей с выхода 17 блока 9, и выдача результата на вход 16 блока 9. Прием входных операндов из соседнего сумматора 23, а также из блока

,9 и выдача результатов в следующий сумматор 23, а также в блок 9 могут 10 быть реализованы при ПВ=111.

Регистр 48 используется при формировании диаграмм блока 9 в адресных командах. Выдача адреса с него в блок 9 осуществляется через вход 15.

По окончании выполнения операции с выхода сумматора 54 результат через элементы И 49 и 55 в зависимости от признака ПВ записывается в регистры 50 и 56 соответственно. По завер- 20 шении записи с управляющих выходов регистров 50 и 56 на входы узла 51, временная диаграмма работы которого формируется с помощью признака ПВ, поступают единичные сигналы. При этом с выхода узла 51 выдается разрешающий сигнал, который поступает на синхровходы регистров 45 и 57. В результате происходит выдача очередных операндов из этих регистров. 30

В процессе тестовой проверки сумматора 23 с третьего выхода регистра

67 выдается нулевой сигнал, который поступает на первый вход элемента

И 66 и блокирует выдачу в регистр

64 кода операции, хранящегося в региетрах 69, при этом с выхода элемента

НЕ 68 выдается единичный сигнал, который поступает на первый вход элемента И 62 и тем самым разрешает выдачу 40 из узла 60 команд тестовой программы, которые через элемент ИЛИ 65 записываются в регистр 64. ся очередное слово тестовой программы.

Таблица истинности сумматора 54 приведена в табл. 2 (где ., и первый и второй входы; У вЂ” выход сумматора).

Рассмотрим пример вычисления одной из функций F коррекции. Соответствующий алгоритм обработки информации, последовательность операций в котором, соответствующая его полной реализации, приведена на фиг. 8, а последовательность операций, применяемая при его усеченной реализации, приведена на фиг. 9, где Х— входная величина (операцц),,"+","х", СД, СР— обозначение операций сложения, умножения, вычитания, сдвига и сравнения соответственно, <, >, С, О, Д вЂ” константы, J и Р- — переменные. Используемые обозначени»: A PA— запись адреса А переменной либо константы с на регистр РА; ПР1- Р1, ПР2-+P2 — перепись содержимого регистров ПР1 и ПР2 в регистры Р1 и Р2 соответственно, Р18Р2- РР2 — операция р над содержимым регистров Р1 н Р2, где Π— знак операции, выполняемой в сумматоре 54, и последующая запись в регистр РР2.

Пусть адаптивное вычислительное устройство состоит из шести операционных блоков 3, каждый из которых содержит по четыре сумматора 23. Полный алгоритм. предназначен для реализации в устройстве, содержащем все операционные блоки, а усеченный для устройства с одним отказавшим операционным блоком. При реализации полного алгоритма сумматоры 23 блоков 3 могут быть расположены, как показано на фиг. 10, а при реализации усеченного алгоритма — как показано на фиг. 11, где К вЂ” контрольные сумматоры 23, а заштрихованный блок

3 обозначает отказавший.

Таким образом введение косвенного контроля и дополнительных возможностей коммутации внутри операционных блоков повышает производительность устройства.

Формула изобретения

Адаптивное вычислительное устройство, содержащее входной и выхоцной регистры и к операционных блоков, при этом вход входного регистра и выход выходного регистра являются

13 !

1203506 соответственно информационным входом и информационным выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения производительности, оно содержит коммутаторов, блок памяти данных, блок микропрограммного управления и генератор импульсов, причем первый информационный выход, первый и второй выходы признака результата i — го операционного блока (1 f e ) соединены соответственно с первым информационным Вхо

1О дом и первым и вторым управляющими входами i-го коммутатора, второй информационный вход первого коммутатора 15 подключен к выходу входного регистра, второй информационный вход (i +1)-ro коммутатора соединен с выходом 1-го коммутатора, а выход t -го коммутатора подключен к входу выходного регистра, 20 второй и третий информационные выходы, второй и третий информационные входы и синхровход каждого операционного блока подключены соответственно к информационному и адресному вхо- 25 дам и информационному выходу блока памяти данных, информационному входу устройства и выходу генератора импульсов, первый и второй выходы признака результата и вход кода опера- ЗО ции с -го операционного блока соединены соответственно с -м входом пуска < — м входом логических условий и — м выходом блока микропрограммного управления, вход настройки которого подключен к входу ввода программ устройства, при этом операционный блок содержит группу коммутаторов данных, группу сумматоров, две группы коммутаторов результата группу 40 элементов И, группу элементов равнозначности и два элемента И, выходы которых соединены соответственно с первым и вторым выходами признака результата блока, входы первого элемента И подключены к прямым выходам соответствующих элементов равнозначности группы, входы второго элемента И соединены с инверсными выходами соответствующих элементов равнозначности группы, управляющие входы, первые, вторые и третьи информационные входы и выходы коммутаторов данных группы подключены соответственно K синхровходу, первому информационному

55 входу и входу кода операпии блока, первым выходам одноименных коммутаторов результата первой группы и первым инфбрмационным входам одноименных сумматоров группы, вторые и третьи информационные входы, управляющие входы, первые, вторые и третьи информационные выходы которых соединены соответственно с вторым и третьим информационными входами и входом кода операции блока, информационными входами одноименных коммутаторов результата первой группы, вторым и третьим информационными выходами блока, управляющие входы и вторые выходы коммутаторов результата первой группы подключены соответственно к входу кода операции блока и информационным входам одноименных коммутаторов результата второй группы, управляющие входы, первые, вторые и третьи вьгходы которых соединены соответственно с входом кода операции и первым информационным выходом блока, первыми входами одноименных элементов И группы и первыми входами оцноименных элементов равнозначности, а вторые входы и выходы элементов И группы подключены соответственно к синхровходу блока и вторым входам одноименных элементов равнозначности группы.

2. :стройство по п. 1, о т л и ч аю щ е е с я тем, что блок микропрого .ммного управления содержит регистр астройки, регистр состояния, память микрокоманд, триггер и две группы элементов И, при этом -й информационный вход триггера соединен с -м входом пуска блока, выход триггера подключен к его синхровходу и первым входам элементов И первой группы, второй вход и выход L-го элемента И первой группы соединены соответственно с выходом -го элемента И второй группы и -и выходом блока, первый и второй входы <-го элемента И второй группы подключены соответственно к 1 -му входу пуска блока и выходу регистра настройки, вход которого соединен с выходом памяти микрокоманд, вход и выход регистра состояния подключены соответственно к входам логических условий блока и адресному входу памяти микрокоманд, информационный вход которой соединен с входом настройки блока.

12035оЬ

CO Ч о о o e o

Ю

0 у

С) о о ь C) о о о

О о

° ь о о о о о ь о о

° Ю °

Щ ()

CV

I фю

С 5

М

cv

Ф

4 Ъ еч

1203506

Таблица 2,!

Операция

КОП

Результат

У -Х1

У. -Х2

00С01

Пересылка

У -Х1 + Х2

01010

Арифметическое сложение

У+-Х1 + Х2 + С С вЂ” бит переноса

0 1 О О 0

01001

Арифметическое вычитание

У вЂ” Х1 — Х2

У. -Х1 х Х2

01011

Арифметическое умножение

01101

Логическое сложение

У вЂ” Х1уХ2

01110

Логическое умножение

УХ1 Д Х2

У -Xi СД Х2

У -Х2 СД Х1

00111

Сдвиг влево

О 1 1 О

00101

У вЂ” Х1 СД -Х2

Сдвиг право

У вЂ” Х2 СД -X1

000 10

У . Х1

Инверсия Х1

00011

У -- Х1

Инверсия Х2

0 О О О

Условный переход по значению

Х1

Выполняется при

Х1=. 0

Х1--0

10001

10011

10100

Арифметическое сложение с пере-. носом в младшие разряды

Х1» О

Х1 (О

Х1 0

При ПВ=011 пересылки

ОЗУ-ОЗУ реализуются как <А+10" А>, где А)исполнительный адрес

При выполнении условия с информационного выхода

33 выдается сигнал и3, в противном случае †.ц3.

) . >0350F1

11000

Х2»0 у2» 0

Х2 (О

Х2 -0

Х2=0 ход

11101

1110

Х1 = Х2

X1 = Х2

1 1001

1011

11100

Условный переход по значению Х2

Условный пер=-..—

Выполняется прн

Зыполняется при

Продолжение табл. 2

1203506

7Ъг.

8 ври 78 =Л7/ и ариРЮ=Ю

PPf

8 лри /7 =0ff

t npa 78= 0

t ари l78=fff

1203506

Ад ФМ i А"1 -".РI npg pg; py pg ppg

Составитель Г. Виталиев

Редактор В. Петраш Техред И.Асталош.Корректор С. П1екма

Подписное

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

Закаэ 8417/51 тираж 709

ВИИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5