Цифровой интегратор

Цифровой интегратор

Иллюстрации

Показать все

Реферат

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU,„120 521 д11 С 06 F 7/64

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОЧНРЫТЮ1

» =Ъ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3774577/24-24 (22) 13.07.84 (46) 07.01.86, Бюл. Ф 1 (71) Ленинградский институт авиационного приборостроения (72) В.О.Бялый, В.Б.Виноградов, М.С.Куприянов и И.А,Комиссарова (53) 681.32(088.8) (56) Шилейко А.В. Цифровые модели.

M.-Л,: Энергия, 1974.

Авторское свидетельство СССР

У 698017, кл, С 06 F 1/02, 1979. ный вход которого соединен с выходом счетчика, установочный вход которого соединен с выходом элемента задержки, вход которого соединен с выходом элемента НЕ, вход которого соединен с первым разрядным выходом блока памяти, второй разрядный выход которого соединен с первым входом первого элемента И, выход которого является выходом интегратора, отличающийся тем, что, с целью упрощения схемы, выход элемента задержки соединен с вторым входом первого элемента И и первым входом второго элемента И, второй вход которого соединен с третьим выходом генератора тактовых импульсов, первый выход которого соединен со счетным входом счетчика, выход С второго элемента И соединен с информационным входом блока памяти.

М (54) (57) ЦИФРОВОЙ ИНТЕГРАТОР, содержащий генератор тактовых импульсов, блок памяти, счетчик, элемент задержки, элемент НЕ, первый и второй элементы И, причем первый и второй выходы генератора тактовых импульсов соединены соответственно с входами чтения и записи блока памяти, адресОПИСАНИЕ ИЗОБРЕТЕНИЯ

1 12035

Изобретение относится к вычислительным устройствам систем управления и может быть использовано в системах числового программного управления станками и другим технологичес- ким оборудованием.

Цель изобретения — упрощение схеМЫ.

На чертеже представлена структурная схема цифрового интегратора. 1О

Интегратор содержит генератор 1 тактовых импульсов, блок 2 памяти, счетчик 3, элемент 4 задержки, элемент НЕ 5, первый элемент И 6, второй элемент И 7, выход 8, первый 15 выход 9 генератора 1 импульсов, вход 10 чтения блока 2 памяти, счетный вход 11 счетчика 3, второй выход 12 генератора 1 импульсов, вход 13 записи блока 2 памяти, тре- 20 тий выход 14 генератора 1 импульсов, второй вход 15 второго элемента И 7, адресный вход 16 блока 2 памяти, выход 17 счетчика 3, установочный вход 18 счетчика 3, выход 19 элемента 4 задержки, второй вход 20 первого элемента И 6, первый вход 21 второго элемента И 7, первый вход 22 первого элемента И 6,второй разрядный выход 23 блока 2 памяти, первый разрядный выход 24 блока 2 памяти,,вход 25 элемента НЕ 5, выход 26 элемента НЕ, вход 27 элемента 4 задержки, выход 28 второго элемента И 7, информационный вход 29 блока 2 памяти, выход 30 первого элеЗ5 мента И 6.

Устройство работает следующим образом.

Перед началом работы первое информационное сечение (ИС1), которое образуется совокупностью первых разрядов всех ячеек блока. 2 па.мяти, и счетчик 3 обнуляются, а во второе информационное сечение

2 ; а

{ИС2) записывается значение подынтегральной функции, старший разряд которого располагается в -первой ячейке блока 2 памяти. Функцией цифрового интегратора является обеспечение на выходе 8 сигналов, число которых определяется значением подынтегральной функции, записанной в ИС2.

Б первом такте с первого выхода 9 генератора 1 тактовых импульсов подается сигнал на вход 10 блока 2 памяти, обеспечивая режим "Чтение", по адресу, установленному на счетчике 3, Поскольку счетчик 3 и ИС1 обнуляются перед началом работы, то на элемент НЕ 5 и элемент И 6 поступают нулевое значение первого разряда ИС1 и значение старшего разряда ИС2 соответственно. На выходе элемента НЕ 5 возникает единица, которая поступает на элемент 4 задержки. Через открытый элемент И 6 в этом такте значение функции вы— дается на выход 8.

Ьо втором такте с второго 12 и третьего 14 выходов генератора 1 на вход 13 блока 2 памяти и второй .вход 15 элемента И 7 поступают сигналы, что обеспечивает запись в первую ячейку HCi единицы с выхода 19 элемента 4 задержки через открытый элемент И 7 по информационному входу блока 2 памяти.

В третьем такте единица с выхода 19 элемента 4 задержки поступает на установочный вход 18 счетчика 3 и обнуляет его ° Далее цикл работы устройства повторяется. Если из ИС1 считывается единица, то значение подынтегральной функции не выдается на выход 8, так как элемент И 6 закрыт. Подынтегральная функция выдается на выход 8 в том случае, когда происходит переполнение содержимого ИС1.

ВНИИПИ Закз 8418/52

Тираж 709 Подписное

Филиал ППП "Патент", г.ужгород, ул.Проектная, 4