Низкоскоростной дельта-модулятор

Низкоскоростной дельта-модулятор

Иллюстрации

Показать все

Реферат

 

Изобретение относится к технике передачи информации и предназначено для качественного преобразования речевых сигналов в цифровую форму при низких скоростях передачи. Изобретение позволяет повысить помехоустойчивость дельта-модулятора за счет устранения сбоев и предупреждения самовозбуждения. Низкоскоростной дельта-модулятор содержит компаратор 1, триггер 2 задержки, блок 3 адаптации, формирующий ошибку -ЧГКБ П сГ Г 1 сл to о со о Од

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (5D 4 Н 03 М 3/00 13/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

lese&

М

Ю

Сю 4

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3739879/24-24 (22) 10.05.84 (46) 07.01.86. Бюл. ¹ 1 (7i) Рижский ордена Трудового Красного Знамени политехнический институт им. А.Я.Пельше (72) Г.Л.Златоустов, Г.Н.Котович, И.M.Ìàëàøoíoê и А.И.Палков (53) 621.376.56(088.8) (56) Авторское свидетельство СССР

N - 558411, кл. Н 03 К 13/22, 1976.

International Conference on Communications ?огопсо, 1978, v.3, р. 12.А.3.1-12.А.3,4.

„„SU„,. 12Î3706 Д (54) НИЗКОСКОРОСТНОЙ ДЕЛЬТА-МОДУЛЯТОР (57) Изобретение относится к технике передачи информации и предназначено для качественного преобразования речевых сигналов в цифровую форму при низких скоростях передачи. Изобретение позволяет повысить помехоустойчивость дельта-модулятора эа счет устранения сбоев и предупреждения самовозбуждения. Низкоскоростной дельта-модулятор содержит компаратор 1, триггер 2 задержки, блок

3 адаптации, формирующий ошибку предсказания, сумматор 4, блок 5 задержки, вычислитель 6 корреляционных моментов, арифметический блок 7, определяющий прогностические коэффициенты, дна регистра 8 и 9 памяти для хранения прогности.ческих коэффициентов, дна блока

10 и 11 сравнения этих коэАфициентон с единицей, анализатор 12 нуля, элемент И-НЕ 13, экстраполятор 14, на основе прогностических коэАфи1203706 циентов вычисляющий предсказанное значение последующего отсчета, и циАроаналоговый преобразователь 15.

Регистры 8 и 9, блоки 10 и 11 сравнения, анализатор 12 нуля и элемент И-НЕ 13 обеспечивают оперативное хранение прогностических коэААициентов, предотвращая сбои и самовозбужцение устройства при определенных комбинациях значений прогностических коэффициентов. 5 ил.

Изобретение относится к автоматике и технике передачи информации и может быть использовано при создании линий связи с дельта-модуляцией.

Цель изобретения — повышение помехоустойчивости.

На фиг.1 приведена блок-схема устройства, на фиг.2 — функциональная схема блока адаптации, на Аиг.3схема вычислителя корреляционных моментов, на Аиг.4 — схема арифметического блока; на фиг.5 — схема экстраполятора.

Низкоскоростной дельта-модулятор содержит компаратор 1, триггер 2 задержки, блок 3 адаптации, сумматор

4, блок 5 задержки, вычислитель 6 корреляционных моментов, арифметический блок 7, первый 8 и второй 9 регистры памяти, первый 10 и второй

11 блоки сравнения, анализатор 12 нуля, элемент И-НЕ 13, экстраполятор 14 цифроаналоговый преобразователь (ЦАП) 15. Первый вход компаратора 1 и синхронизирующий вход триггера 2 являются соответственно входом и тактовым входом устройства, выход триггера 2 — выходом устройства.

Блок 3 адаптации (фиг.2) состоит из регистра 16 сдвига, блока 17 памяти, двух перемножителей 18 и 19, блока 20 задержки и управляемого инвертора 21, Вычислитель 6 корреляционных моментов (фиг.3) состоит из трех перемножителей 22-24, трех блоков 2527 задержки на 11, тактов, трех блоков 28-30 регистров памяти, трех блоков 31-33 задержки на один такт, трех вычитателей 34-36 и шестисумматоров 37-42, Арифметический блок 7 (фиг.4) состоит из трех преобразователей 43-45, трех блоков 46--48 памяти, шести перемножителей 49-54„ двух вычитателей

55 и 56 и сумматора 57.

Зкстраполятор 14 (Аиг.5) состоит

1О из чнух перемножителей 58 и 59 и сумматора 60.

Работа .устройства основана на учете статистических характеристик речевого сигнала: его дисперсии и корреляционной функции.

Выражение для описания отсчетов речевого сигнала имеет вид разностного уравнения

20 где y (h ), y(h-1), y (h -2) — отсчеты речевого сигнала н h -и, (h — 1)-м, (Н -2)-м тактах соответственно, прогностические коэффициенты ", D — ошибка предсказания.

Процедура вычислений, реализуемая согласно этому уравнению, является линейным предсказанием, при

ЗО помощи которого, зная коэффициенты

И „ и h и предыдущие отсчеты (h — 1) и Ч Ь-2), можно определить последующий g (h) с ошибкойg . Из Аундаментальных основ линейного предсказания известны следующие равенства

1203706

35

45 где М,, К,, R< — кратковременные корреляционные моменты входного сигнала

9 получаемые путем усреднения на некотором интервале времени мгновенных произведений соответственно, квадратов текущих отсчетов, произведений отсчетов, отстоящих друг от друга ня один такт, произведений отсчетов, отстоящих друг от друга ня два такта, я р, и р — нормированные корреляционные моменты р = - -, р

К! й» с . 15

Низкоскоростной дельта-модулятор работает следующим образом.

Входной сигнал сравнивается в компараторе i с носстанонленной копией сигнала с выхода 1(АП 15 и в за

20 висимости от знака полученной разности на вход триггера 2 поступают логические сигналы "1 или "0". В триггере 2 эти сигналы тактируются и поступают на выход устройства, а также н блок 3 адаптации. С выходов блока 3 адаптации и экстраполятора

14 сигналы поступают на сумматор 4, отсчеты У (й) с выхода которого задерживаются н блоке 5 задержки.

На входы вычислителя 6 корреляцион30 ных моментов подаются, таким образом, отсчеты Y. (и),, Y (И вЂ” 1) и (-2).

При помощи перемножителей 22-24 н И-м такте определяются произведения

В (h) =Y (И ), Р, (И) =У (И )1 (И вЂ” 1), R () = (И) 1(И-2), которые поступают ня входы соответствующих блоков 2527 задержки и суммирующие входы вычитателей 34-36, на вычитающие входы которых подаются соответстнующие

40 произведения R, (И ), К, (з), К„(И), задержанные ня М тактов. Физический смысл такой операции заключается н определении приращения произведения

R;(И) (где i =0,1,2) за N тактов, т.е. представляет собой производную Д Р; поступающей числовой последовательности ДВ,(Q) -Rg(з) — Rj(п — Й) где i =0,1,2. Лолучейные значения сигнала далее поступают на блоки 50

28-30 регистров памяти, хранящие отсчеты производной ЬЯ1(И), ДК; Ж -1),..., А К (И-й),, =0, 1,2, которые арифметически усредняются при помощи сумматоров 37-39. Усред- 55 ненные значения Q HI поступают на входы соответствую 1их накопителей, состоящих из блоков 31-33 задержки и сумматоров 40-42, которые по смыслу представляют собой цифровые интеграторы. В результате интегрирования усредненной производной и

= «дК;(Р, на выходах интеграторов

P= h-N появляются величины кратковременных корреляционных моментов H R„ R поступающие в арифметический блок 7.

Для упрощения процедуры вычисления коэффициентов h è П, необходимо пронормировать величины Х,и К по величине . Для этого используется первый блок 46 памяти, адресуемый разрядами величины Н„, с последующим перемножением адресованной величины ня Н, и 8, при помощи пе< ремножителей 49 и 50., 1ля того, чтобы уменьшить объем блока 46, величины Я, К,, К синхронно сдвигаются влево до тех пор, пока первый значащий двоичный разряд К -не совпадает со старшим разрядом адресного входа блока 46 памяти. Эти функции выполняют преобразователи 43-45, В результате на выходах перемножителей 49 и 50 появляются величины нормированных кратковременных корреляционных моментон р„ и Р . Значение „ поступает ня адресный вход второго бпокя 47 памяти, содержащего величины 1/(1-P,), а значение Р

Х вычитается из числа, равного единице, в нычитятеле 55. Полученное значение 1- Р> ня выходе последнего .умножается н перемножителе 52 на величину 1/(1 в P„ ), сформированную на выходе блока 47, и полученный ре1-Р зультят †умножается н перемножи1- Р2. теле 51 на величину Р, . Ha выходе этого перемножителя 51 формируется

<- Р» величина И,=Р «-г»

Результат с выхода перемножите4- т ля 52, равный —, вычитается из

4-P числа, равного е;синице, при помощи вычитателя 56, на входе которого формируется коэффициент Il =1-„ —, 41

Б перемножителе 58 экстряполятора

14 определяется произведение О, 3 (n), а в перемножителе 59 определяется произнедение h g (0-1), сумма которых с выхода сумматора 60 представляет собой отсчет, предсказанный на следующий такт Х (И) = П,Ц(И) +

+ hz 9 (h-1), который, после преобразования в аналоговый вид с помощью цифроаналогового,преобразователя 15, 5 1203, сравнивается компаратором 1 в следующем такте с сигналом Я (И+1) . Компаратор 1, в свою очередь, определяет знак разности предсказанного и действительного отсчетов сигнала, а э для того, чтобы определить величинуэтой разности, совместно с вычислением предсказанного значения Х Ь ) проводится вычисление ошибки прогнозирования 3 t Q

Ошибка прогнозирования определяется выражением

D70(6 адаптации (AHI .2) с выходя тактируемого триггера 2 задержки. Сформированный таким образом отрезок ДМ последовательности адресует блок 17 памяти, который содержит необходимые зпаче:1ия 9г,. С выхода блока 17 значения 11,, умножаются в перемно1 жителе 18 пл значение К(И вЂ” 1), имеющееся на выходе блока 20 задержки.

Полученное нл выходе значение К(1)=

К(1)-1) поступает на вход блока

20 задержки для использования его в следующем такте и на первые входы перемножителя 19, которь)й формирует произведение

Для обеспечения устойчивости дельта-модулятора используется коэф20 фициент )) 0 ) =К{п) Д -, К, - К, позволяющий учитывать быстрые изменения входного сигнала, так как коэффициент К(п) вычисляется из последних

2-4 битов передаваемой Д1 1 последовательности. Коэффициент K(h) вычисляется в каждом такте с использованием предыдущего значения К(И ) = 1;1 К(1.1 — I) где 4„ — адаптационный множитель, Р

KoTophiA o e e eTc Hç Д!1 последовл-. а(1 ,тельности следующим образом, Бсли,, к примеру, четыре последних бита, Ц1 последовательности составляют комбинацию 0101, что говорит об отсутст вии перегрузки дельта-модулятора, то коэффициент ф =0,87. В случае, если появляется комбинация 1111 или ОООО, что говорит о перегрузке, -o + =1.,1 ., что в сущности ведет к увеличению значения ошибки 1)(п)=Е(1)(п-1)).

В случае комбинации типа 0011 +;=1„ 4О

Аппаратно реализовано это следующим образом (фиг.4) . Значение

4 — „ складывается с единицей при помощи сумматора 5 l . Полученное н а выходе

Р, 4( значение 2- — в перемножителе 54

1-Р умножается нл значение 1- Р, с выхода вычитателя 55. С выхода пере°, 1-Рi i ожителя 54 умножается в перемножителе 53 нл коэффициент g© с выхода cvMMRTopR

40. Полученное значение К,)(1 в Р,)(2-

4-Р, — ) адресует своими разрядами )- Р„ тр етйй блок 4 8 памяти, содержащий значение квадратного корня из адрес Б:t =-,и = - 1

Биты ДМ последовательности в каждом такте последовательно записываются в регистр 16 сдвига в блоке 3 р(1-1 = .(1) И.((1- PzI (2- - )1

1- F

p Z

В качестве абсолютного значения ошибки предсказания эта величинл 1)1И) поступает на вход управляемого инвертора 21. В следующем такте, после сравнения комплратором 1 значения (ii) и знлчени;i (h+1) с внхода 1)А11 15 в зависимости от бита

jP"; последовательности значение Р (Щ будет проипвертировано или нет, тточл» чего оно пос1уплет на вход

cóìì;.1òОра. 4, с помощью 10 Tc )10Ão из предсказанного значения " (11) вы:,итлется абсолютное значение P (h) г.пи к А (11) грибавляется абсолютное значение 17 (1). Таким образом в следующем такте формируется отсчет 9 (1)+1), и процесс предсказания в следующем (и+1)-м такте повторяется.

Устойчивость работы дельта-модулятора значительно злвисит от величины коэффициентов 6„ и И . Для обеспечения устойчивости работы дельтл-модулятора должны выполняться следующие неравенства: (И„(<2, jpz)ci, причем 1„и 6 не могут быть одновременно равны нулю. Для проверки этих условий коэффициенты 6, и и записываются в регистры 8 и 9 плмяти, в блоки 10 и 11 сравнения, реализующие контроль приведенных неравенств, и в анализатор 12 нуля, определяющий равенство нулю обоих коэффициентов l1g и 4z одновременно, Элемент И-НЕ 13 запрещает запись в регистры 8 и 9 вычисленных в текущем такте значений т,и h в случае, если любое из приведенных условий нарушается. В этом случае для предсказания последующего отсчета

7 1203 )((И) используются предыдущие значе ния коэффициентов Ь, и и, находящи-, еся в регистрах 8 и 9 памяти. ЕсI ли же условия выполняются, т.е, на выходах блоков 10 и 11 сравнения и анализатора 12 нуля отсутствуют сигналы, то элемент 13 разрешает запись в регистры 8 и 9 памяти вычисленных в текущем такте значений и h и предсказание последующего отсчета К (Н) производится с помощью ,коэффициентов 6 и, записанных в регистры 8 и 9 памяти в текущем такте.

Формула изобретения

Низкоскоростной дельта-модулятор, содержащий триггер задержки, блок адаптации, цифроаналоговый преобра- рр зователь, сумматор, экстранолятор, блок задержки, вычислитель корреляционных моментов, арифметический блок и компаратор, первый вход которого является входом устройства, 25 второй вход соединен с выходом цифроаналогового преобразователя, выход компаратора подключен к входу триггера задержки, синхронизирующий вход которого соединен с -тактовой шиной, а выход подключен к первому входу блока адаптации и является выходом устройства, вторые входы блока адаптации соединены с соответствующими.первыми входами арифметического блока, первые, вторые и третьи входы которого подключены к

706 8 соответствующим выходам вычислителя корреляционных моментов, первые и вторые входы которых объединены с соответствующими входами экстраполятора и подключены к соответствующим выходам блока задержки, третьи выходы которого соединены с соответствующими третьими входами вычислителя корреляционных моментов, входы блока задержки подключены к соот/ ветствующим выходам сумматора, первые входы которого соединены с соответствующими выходами блока адаптации, а вторые входы объединены с соответствующими входами цифроаналогового преобразователя и подключены к выходам экстраполятора, о т л и ч а— ю шийся тем, что, с целью повышения помехоустойчивости, в него введены анализатор нуля, первый и второй блоки сравнения, элемент И-НЕ и первый и второй регистры памяти, выходы которых подключены соответственно к третьим и четвертым входам экстраполятора, управляющие входы регистров памяти объединены и подключены к выходу элемента И-НЕ, входы которого соединены с выходами блоков сравнения и анализатора нуля, первые и вторые входы которого объединены с соответствующими входами соответственно первых регистра памяти и блока сравнения и вторых регистра памяти и блока сравнения и подключены соответственно к вторым и третьим выходам арифметического блока.

Фиг.2

1203706 у(н j

Y(n-

У(а) Яо филиал ППП "Патент", r.Ужгород, ул.Проектная, 4

ФигЗ z

ВНИИПИ Заказ 8430/61 Тираж 871 Подписное

In 1(п-1) Фиа5