Устройство для сопряжения процессора с устройствами вывода

Устройство для сопряжения процессора с устройствами вывода

Иллюстрации

Показать все

Реферат

 

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИ4ЕСНИХ

РЕСГ1УБЛИН

ОПИСАНИЕ ИЭОБРЕТ

Н ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

hO ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPbITlO (21) 3749679/24-24 (22) 06.06.84 (46) 23.01.86. Бюл. Р 3 (72) Л.М. Хавкин, В. П. Завьялов, В.П. Носков и Е.А. Каневский (53) 681.327.7 (088.8) (56) Авторское свидетельство СССР

У 947849, кл. G 06 F 3/04, 1982.

Авторское свидетельство СССР

У 567169, кл. G 06 F 3/04, 1977.

Блок интерфейсный функциональный

"Искра-015-85". Паспорт 3.055.210 ПС

1983. ,(54)(57) 1. УСТРОЙСТВО ДЛЯ СОПРЯЖЕ1HIM ПРОЦЕССОРА С УСТРОЙСТВАМИ ВЫВОДА, содержащее блок управления, коммутатор данных,. блок приема данных, регистр направления обмена, блок выдачи текущего состояния, блок выделения адреса устройства, блок постоянной памяти, блок оперативной памяти, группу элементов И, причем группа управляющих входов блока управления подключена к управляющему выходу процессора, группы информационных входов блока приема данных и блока выделения адреса устройства подключены к информационному выходу процессора, группа информационных выходов блока выдачи текущего состояния подключена к входу текущего состояния процессора, вход вызова блока выделения адреса устройства подключен к выходу запроса процессора, первый выход блока выделения адреса устройства подключен к входу ответа процессора, группа управляющих входов блока вьщеления адреса устройства подключена к выходу команд процессора, при этом, SU.„1206788 группа адресных выходов блока управления соединена с первыми входами элементов И группы, выходы которых соединены с группой адресных входов блока постоянной памяти, блока оперативной памяти и блока приема данных, группа командных входов-выходов блока управления соединена с первой группой информационных входов-выходов коммутатора данных, вторая группа информационных входоввыходов которого соединена с группой информационных выходов блока постоянной памяти, блока приема данных, группой информационных входов регистра направления обмена, блока вы- ® дачи текущего состояния, группой информационных входов-выходов блока оперативной памяти, вход записи которого соединен с первым управляющим входом блока выдачи текущего 6 состояния и выходом записи блока управления, выход отсутствия захва- 3Я та которого соединен с вторыми (} входами элементов И группы, выход . фф синхронизации направления обмена соединен с входом занесения регистра, р выход приема блока управления соеди- рв нен с разрешающим входом блока постоянной памяти, управляющим входом коммутатора данных и первым управляющим входом блока приема данных, о т. л и ч а ю щ е е с я тем, что, с целью повышения пропускной способности устройства за счет его одновременной работы с несколькими устройствами вывода одного или разного типа, в него введены блок дешифрации ввода-вывода, дешифратор памяти, регистр нрмера канала, блок де12067 шифрации состояний, блок дешифрации управляющих сигналов, блок дешифрации канальных команд, два блока триггеров, блок регистровой памяти информационных сигналов, мультиплексор сигналов состояний и блок регистровой памяти управляющих сигналов, групп управляющих выходов которого подключены к входам служебных сигиалов К устройств вывода, K групп информационных входов мультиплексора сигналов состояний подключены к выходам сигналов состояний

К ууссттррооййссттв в ввыыввооддаа, К групп информационных выходов блока, регистровой памяти информационных сигналов подсоединены к информационным входам K устройств вывода, группа выходов блока дешифрации управляющих сигналов подключена к шине сигналов состояния процессора, при этом группа информационных входов-выходов коммутатора данных соединена с группами информационных входов блока регистровой памяти управляющих сигналов и блока регистровой памяти информационных сигналов и группами информационных выходов мультиплексора сигналов состояний и второго блока триггеров и первой группой информационных выходов первого блока триггеров, выходы элементов И группы соединены с группой адресных входов блока дешифрации ввода-вывода, дешифратора памяти, блока регистровой памяти управляющих сигналов, мультиплексора сигналов состояний и блока регистровой памяти информационных сигналов, выход отсутствия захвата блока управления соединен с входом разрешения блока дешифрации ввода-вывода, первый выход которого соединен с вторым управляющим входом блока приема данных, группа управляющих выходов которого соединена с группой нулевых входов первого блока триггеров, вторая группа выходов которого соединена с группой нулевых входов второго блока триггеров и .первой группой информационных входов блока дешифрации состояний, вторая группа информационных входов которого сое-, динена с группой информационных входов блока дешифрации канальных команд и группой информационных выходов регистра номера канала, группа информационных входов которого подключена к информационному выходу

88 процессора, первый и второй выходы регистра направления обмена соединены с входами ввода и вывода блока дешифрации ввода-вывода соответственно, второй выход которого сое-: динен с вторым управляющим входом блока выдачи текущего состояния, третий управляющий вход которого соединен с первым выходом блока дешифрации управляющих сигналов, первый вход которого соединен с первым входом блока дешифрации канальных команд и с вторым выходом блока выделения адреса устройства, третий. выход которого соединен с вторым входом блока дешифрации канальных команд, первая группа выходов которого соединена с группой входов занесения блока приема данных и группой единичных входов первого блока триггеров, вторая группа выходов блока дешифрации канальных команд соединена с группой единичных входов второго блока триггеров, разрешающий вход которого соединен с соответствующим разрядом группы управляющих выходов блока приема данных, группа входов выборки блока постоянной памяти соединена с группой выходов дешифратора памяти, выход которого соединен с разрешающим входом блока оперативной памяти, третий, четвертый и пятый выходы блока дешифрации ввода-вывода соединены с управляющими входами блока постоянной памяти управляющих сигналов, мультиплексора сигналов состояний и блока регистровой памяти информационных сигналов соответственно, группа информационных входов блока дешифрации управляющих сигналов подключена к выходу команд процессора, синхровход блока дешифрации состояний соединен с управляющим входом блока выделения адреса устройства, четвертый выход которого соединен с входом блока дешифрации состояний, первый и второй выходы которого соединены с первьм и вторым входами блока дешифрации управляющих сигналов соответственно, второй выход которого соединен. с третьим входом блока дешифрации канальных команд, пятый выход блока выделения адреса устройства соединен с входом занесения регистра номера канала, шестой выход блока дешифрации ввода-вывода соединен с входом разрешения дешифра1206788

30 тора памяти; И+1-я группа выходов блока регистровой памяти управляю.",щих сигналов соединена с третьей ,.группой информационных входов блока дешифрации состояний.

2. Устройство по п.1, о т л ич а ю щ е е с я тем, что блок дешифрации управляющих сигналов содермит дешифратор, элемент ИЛИ и три элемента И, причем группа ин,формационных входов дешифратора образует группу информационных вхо дов блока, управляющий вход дешифратора соединен с первьии вхо- дами первого и второго элемен. тов И и является первым управляющим . входом блока, вторые входы первого и.

Изобретение относится к области вычислительной техники и моает быть использовано для подключения устройств вывода к процессору ЭВМ.

Цель изобретения — повышение пропускной способности устройства за,счет его одновременной работы с несколькими устройствами вывода одного нли разного типа.

Рассмотрим один иэ возмоаных вариантов устройства для сопряаения, с тремя печатающими устройствами

: (ПчУ).

На фиг.1 представлена структурная схема устройства для сопряаения, ;на фиг.2 - коммутатор данных, на .фиг.3 - блок выдачи текущего состояния; íà фиг.4 - блок приема данных на фиг.5 - блок выделения адре са устройства, на фиг.6 — блок дешифрации ввода-вывода на фиг.7,блок дешйфрации состояний;на фиг.8.блок . дешифрации управляющих сиг;налов, на фиг.9 — блок дешифрации канальных команд на фиг.10первый блок триггеров,на фиг. 11второй блок триггеров,на фиг. 12 - блок регистровой памяти информационных сигналов, на фнг.13— мультиплексор сигналов состояний, на фиг. 14 — блок регистровой памяти.

; управляющих. сигналов, на фиг. 15— блок управления.

1 второго элементов И являются вторвм и третьим управляющими входами блока соответственно, выходы первого, второго и третьего элементов И образуют группу .выходов блока, первьй выход дешифратора является первьи выходом блока, выход элемента ИЛИ является втором выходом блока, прн этом в блоке дешифрации управляющих сигналов, второй, третий, четвертый и пятый выходы дешифратора соединены.с первьм, вторьм, третьим и четвертым входами элемента. ИЛИ соответственно, выходы первого и второго элементов И соединены с первым и вторым входами третьего элемента И соответственно.

Устройство для сопряаения (фиг.1) содераит блок 1 управления (БУ), группу 2 элементов И, блок 3 оперативной памяти, блок 4 постоянS ной памяти, коммутатор 5 данных,,блок 6 выдачи текущего состояния, блок 7 приема данных, блок 8

:выделения адреса устройства, регистр

9 направления обмена, блок 10 дешифрации вводе-вывода, дешифратор 1 1 памяти, регистр 12 номера канала, блок 13 дешифрации состояний, блок.

14 дешифрации управляющих сигналов,. блок 15 дешифрации канальных команд, первый блок 16 и второй блок 17 триггеров, блок 18 регистровой па.мяти информационных сигналов, муль,типлексор 19 сигналов состояний и блок 20 регистровой памяти управляю-

20 щих сигналов.

Рруппа 2 элементов И содераит 12 двухвходовых элементов И, первые входы каадого из которых соединены с соответствующими адреснвни выхода-2э ми БУ 1, вторые входы - с его ае выходами отсутствия захвата, а выходы - с шинами адреса АО-А!1., обра; зующюаи внутреннюю магистраль адреса устройства.

Блок 3 оперативной памяти иа 1

Кбайт в своем составе содераит две микросхемы К541РУ2, группа его адресных входов соединена с разрядами АО-А9 адресной магистрали, 3 1 группа информационных- входов-выходов соединена с шинами данных Д1-Д8, образующими внутреннюю магистраль данных устройства, вход записисчитывания — с выходом записи БУ 1, а разрешающий вход — с выходом дешифратора 11 памяти.

Блок 4 постоянной памяти на

2 Кбайт в своем составе содержит четыре йикросхемы КР556РТ5, группа его адресных входов соединена с разрядами АО-А8 адресной магистрали, группа входов выбора кристалла— с группой выходов дешифратора 11 памяти, разрешающий вход — с выходом приема БУ 1, а группа информационных выходов — с разрядамй

Д1-Д8 магистрали данных.

Коммутатор 5 данных (фиг.5) содержит две группы 21 и 22 элемен-! тов И и элемент HE 23. Каждая из групп 21 и 22 содержит по восемь элементов И, информационную-шину

24, магистраль 25 данных, шину 26.

Блок 6 выдачи текущего состоя. ния (фиг..3) содержит четырехразрядный регистр 27, группу 28 из четырех элементов И, триггер 29 и элемент И 30, магистраль 31 текущего состояния и управляющие шины

32-34.

Блок 7 приема данных (фиг.4) содержит три восьмиразрядных регистра 35-37, три группы 38-40 элементов И (каждая по восемь элементов И), дешифратор 41 и элемент И

42, информационную магистраль 43, :управляющие шины 44-46, адресную магистраль 47, управляющие шины

48-52.

Блок 8 выделения адреса устройства (фиг.5) содержит триггер 53, элементы И 54-64, ИЛИ 65, HE 66-74 и задержки 75, магистраль 76 Команд, шину 77 вызова, шины 78-82.

Регистр 9 направления обмена представляет собой двухразрядный регистр, информационные входы которого подсоединены к разрядам Д5, Д7 магистрали 25 данных, вход занесения к выходу синхронизации Бу 1, а выходы обоих разрядов — соответственно к первому и второму входам блока 10 дешифрации ввода-вывода.

Блок 10 дешифрации ввода-вывода (фиг.6) содержит дешифратор 83 и элементы ИЛИ 84, И 85 и HE 86, входные шины 87-89, выходные шины 90-93.

206788 4

Дешифратор 11 памяти представляет собой обычный дешифратор, -группа адресных входов которого подсоединена к разрядам А9-А11 адресной магистрали 47, управляющий вход — к шине 93, четыре выхода, выделяющие состояния 000-011, образуют группу выходов дешифратора

11, а пятый и шестой выходы (состояния 100 и 101) объединены вместе и образуют отдельный выход дешифратора 11.

Регистр 12 номера канала представляет собой двухразрядный регистр, информационные входы которого подсоединены к разрядам И1-И2 информационной магистрали 43,вход зане5

;сения — к шине 79,а выходы обоих разБлок 18 регистровой памяти информационных сигналов (фиг.12) состоиз из трех регистров 155-157 с выходами 159-161, каждый из которых содержит по восемь разрядов, и дешифратора 158.

Мультиплексор 19 сигналов состояния (фиг. 13) состоит иэ трех групп

162-164 элементов И с входами 166168, каждая из которых содержит по восемь элементов, и дешифратора 165.

Блок 20 регистровой памяти управляющих сигналов (фиг. 14) состоит из трех регистров 169-171, каждый иэ которых содержит по восемь раэ45

55 рядов образуют группу информационных выходов регистра 12, подключенную к второй группе информационных входов блока 13.

Блок 13 дешифрации состояний (фиг.7) состоит из дешифратора 94, триггеров 95 и 96 и элементов ИЛИ

97, 98, И 99-110 и HE 111-113, входных шин 114-120, выходных шин

121-122.

Блок 14 дешифрации управляющих сигналов (фиг.8) состоит из дешиф-, ратора 123,элементов ИЛИ 124 И 125127 и выходных шин 128 и 129.

Блок 15 дешифрации канальных команд (фиг.9) состоит из дешифратора

130 и элементов И 131-136, выходных

35 шин 137-139.

Первый блок 16 триггеров (фиг.10) состоит из триггеров 140-142 и элементов И 143-145.

Второй блок 17 триггеров (фиг.11)

40 состоит иэ триггеров 146-148 и элементов И 149-151 и НЕ 152-154.

206788 6

10

5 1 рядов, и дешифратора 172, информационных шин 173-175.

Блок управления 1 (фиг.15) представляет собой микросхему КР580ИК80, выводы В10, 9, 8-, 7, 3-6 которой образуют группу 24 информационных входов-выходов БУ 1 и подключены к разрядам 1-8 соответственно, выводы

В25-27, 29-35, 01, 40 которой образуют группу 176 адресных выходов

БУ 1 и подключены к разрядам 0-11 соответственно. Выводы БУ 1 являются вывод В19 — выходом синхронизации, подключенным к шийе 177, вывод

В17 — выходом приема, подключенным к шине 26, вывод В18 — выходом записи, подключенным к шине 33, вывод В21 - выходом отсутствия захвата, подключенным к шине 89, выводы В22, 15, 12 и 13 образуют группу входов сигналов управления БУ 1 и подключены к шинам 178-181 соответственно.

Устройство осуществляет прием информации для заданного канала по командам из процессора ЭВМ и передачу этой информации в соответствующие каналы обмена с ПчУ, обеспечивая их параллельную работу.

Устройство выставляет в процессор сигналы состояний и сигнал ответа, а в особых случаях — байт текущего состояния.

БУ 1 перед началом работы устанавливается в исходное состояние по шине 180 начальной установки, по окончании этого сигнала БУ 1 под действием тактовых сигналов, поступающих по шинам 178 и 179, приступает к выполнению действий, определяемых микропрограммой, содержащейся в блоке 4 постоянной памяти. При настройке или ремонте устройства на шину 181 подается сигнал "Захват", при его отсутствии БУ 1 вырабатывает сигнал на выводе Â21, который по шине 89 открывает группу 2 элементов И. В результате адресные сигналы, которые формируются в БУ 1 на группе 176 адресных выходов в соответствии с естественным развитием микропрограммы, поступают че-

pcs. группу 2 на адресную магист- . раль 47.

При наличии сигнала "Прием" на выводе В17 он по шине 26 поступает в коммутатор 5 данных, в результате чего группа 21 элементов И открывается, и данные иэ магистрали 25 поступают на группу 24 информационных входов-выходов БУ 1. Прк отсутствии сигнала "Прием" на шине 26 сигнал с выхода элемента НЕ 23 открывает группу 22 элементов И, в результате чего данные из БУ 1 поступают на магистраль 25 данных.

При наличии сигнала "Синхро" на выводе В19 БУ 1 он по шине 177 поступает на вход занесения регистра 9 направления обмена, в результате чего в нем оказывается содержимое разрядов Д5 и Д7 магистрали 25 данных. Постоянные уровни сигналов

"Ввод" и "Вывод" с выхода регистра 9 по шинам 87 и 88 соответственно поступают в блок 10 дешифрации вводавывода. При наличии хотя бы одного из них срабатывает элемент ИЛИ 84, сигнал с которого поступает на элемент И 85 и через элемент НЕ 86 и шину 93 открывает дешифратор 11 памяти. При наличии сигнала на шине

89 срабатывает элемент И 85 и открывает дешифратор 83, который дешифрирует содержимое разрядов А2-А4 адресной магистрали 47 к вырабатывает один из сигналов ПИ1-ПИ5 по ши-. нам 48, 34, 90-92, соответствующих состояниям 000-100. Эти сигналы поступают в соответствующие блоки устройства при выполнении БУ 1 цикла ввода или вывода.

Дешифратор 11 памяти открывается по шине 93 при отсутствии цикла ввода или вывода и дешифркрует содержимое разрядов А9-А11 адресной магистрали 47, вырабатывая один иэ пяти сигналов. При этом сигналы, соответствующие состояниям 000-011, с группы выходов дешифратора 11 поступают на группу входов выбора кристалла блока 4 постоянной памяти, а сигналы, соответствующие состояниям 100 и

101, - на управляющий вход блока 3.

Блок 3 оперативной памяти осуществляет запись (или чтение) данных, поступающих по магистрали 25, по адресу, cooòâåòñòâóþùåìó содержимоиу разрядов АО-А9 адресной магистрали 47, при налички сигнала на разрешающем входе. При этом, в случае наличия сигнала "Запись" на шине 33, который вырабатывает БУ 1 по выходу В18, осуществляется запись, при его отсутствии — чтение.

Блок 4 постоянной памяти осуществляет чтение данных (констант и

7 l2 микрокоманд) при наличии сигнала.

"Прием" на шине 26 по адресу, соответствующему содержимому разрядов

А0-А8 адресной магистрали 47 и содержимому разрядов группы входов выбора кристалла. При этом данные с выхода блока 4 поступают на магистраль 25.

В качестве примера рассмотрим подробнее работу устройства при выполнении микрокоманды чтения из оперативной памяти по заранее подготовленному адресу. В начале первого цикла БУ 1.вырабатывает сигнал "Синхро", который по шине 177 поступает в регистр 9, в результате чего в последнем оказывается кбд 00 (БУ 1 выставляет в разрядах Д5 и Д7 код О). В этом случае блок 10 дешифрации ввода-вывода вырабатывает сигнал по шине 93, который открывает дешифратор 11 памяти. Затем БУ 1 выставляет на шинах 176 код адреса очередной микрокоманды и сигнал

"Прием" на шине 26. При этом дешифратор 11 памяти вырабатывает сигнал, соответствующий одному из состояний 000-011, который пос-, тупает в блок 4 постоянной памяти.

Последний осуществляет чтение по заданному адресу, и код микрокоманды по магистрали 25 данных поступает в БУ 1. Во втором цикле он приступает к выполнению этой микрокоманды, которое начинается с выдачи нового сигнала "Синхро" и выставления "О" на разрядах Д5 и Д7 магистрали 25 данных. Затем выставляется сигнал "Прием" и подготовлен. ный заранее адрес ячейки оперативной памяти (сигнал "Синхро" и код, выставляемый БУ 1 на магистрали 25 данных снимаются). Как и ранее, срабатывают блоки 10 и 11, причем формируется сигнал на управляющий вход блока 3 оперативной памяти.

Последний осуществляет чтение (сигнал "Запись" отсутствует) и считанный байт по магистрали 25 поступает в БУ 1. На этом выполнение микрокоманды заканчивается.

Работа устройства начинается с того, что процессор ЭВМ посылает сигнал "Вызов" по шине 77-и команду "Установить связь" (УС) код 0000 по магистрали 76, причем предварительно на информационной магистрали

43 выставляется код адреса устройства. Все указанные сигналы поступают

После установления связи с выбранным устройством процессор ЭВМ по магистрали 76 может посылать следующие команды:

НУ вЂ” "Начальная установка", код 0001, ППБ — "Прицять первый байт", код 1000, 06788 8 .в блок 8 выделения адреса устройства. При этом код команды УС декодируется дешифратором, собранным на элементах 60, 62, 63 и НЕ 70-73, который вырабатывает сигнал на выходе элемента И 63 и только при наличии разрешающего сигнала "Вызов" на шине 77. Дешифратор адреса устройства выполнен на элементах HE 66-69, И 54-57 и ИЛИ 65, причем сигнал на выходе элемента И 57 появляется в том случае, когда на магистрали 43 будет присутствовать один из кодов "12", "13" или "14" (в восьме15 ричной системе) — соответственно сработает один из элементов И 5456. При наличии сигналов на выходах элементов И 57 и 63 срабатывает элемент И 58,. сигнал с выхода кото 0 рого устанавливает в "1" триггер 53 и поступает на шину 79. Высокий потенциал с выхода триггера 53 поступает на шину 80 и открывает элемент И 64, сигнал с выхода которого

25 поступает на шину 81 и через элемент 75 задержки на шину 82 (сигнал "Ответ" ), откуда далее он приходит в процессор ЭВМ. Высокий потенциал на выходе триггера 53 будет

З0 присутствовать до тех пор, пока процессор не обратится к другим устройствам для сопряжения, т.е. не пошлет сигнал "Вызов" и команду УС с адресами устройств, отличными от перечисленных выше. Тогда сигнал на

35 выходе элемента И 57 будет отсутствовать, но появится сигнал на выходе элемента НЕ 74, так что сработает элемент И 59, который установит триггер 53 в "О".

При возникновении сигнала на шине 79 он поступает на вход занесе« ния регистра 12 номера канала, так что в него, заносится содержимое двух

45 младших разрядов информационной магистрали 43 (в нашем случае коды

00,01 или 10). Содержимое этого ре,гистра может измениться только в том случае, если блок 8 сформирует новый сигнал на шине 79.

120

ПБ — "Принять байт", код 1001

ПБП вЂ” "Принять байт последний", код 1010", ВС вЂ” "Выдать состояние", код 0100

ВТС вЂ” "Выдать текущее состояние", код 1111.

Каждая команда сопровождается сигналом "Вызов" по шине 77 (для команды ВС может быть выбран любой код, отличный от кодов остальных команд).

При посылке из процессора команды НУ в блоке 8 срабатывает элемент И 61, сигнал с выхода которого по шине 78 поступает в блок 15 дешифрации канальных команд. Так как одновременно возникает сигнал на шине 81, а. на входы дешифратора 130 по шинам 114 поступает содержимое регистра 12 номера канала, то на одном из выходов дешифратора 130 формируется сигнал, в результате чего срабатывает один из элементов И 131-133, формируя один из сигналов НУ1, НУ2 или НУЗ соответственно. По шинам 137-139 этот сигнал поступает в блок 17 триггеров на единичные входы триггеров 146-148, останавливая один из них в состояние "1".

При посылке из процессора команд НУ,ППБ,ПБили ПБПи наличии сигнала на шине 81 срабатывает дешифратор 123 в блоке 14, формируя сигнал на одном из выходов состояний 0001, 1000, 1001 или 1010. Через элемент ИЛИ 124 и шину 128 этот сигнал поступит в блок 15, и при наличии сигнала на одном из выходов дешифратора 130 сработает один из г элементов И 134-136, формируя один из сигналов ТВ1-STB соответственно.

По шинам 44-46 этот сигнал поступит в блок 16 триггеров на единичные входы триггеров 140-142, устанавливая один из них в состояние

"1". Кроме того, этот сигнал поступит в блок 7 приема данных на вход занесения одного иэ регистров

35-37, в результате чего в одном из этих регистров зафиксируется содержимое информационной магистрали 43. Таким образом, если процессор ЭВМ выставит информационный байт на магистрали 47 и одновременно пошлет команду типа

ПБ (ППБ, ПБ или ПБП) по магистрали

76, то эточ байт окажется в одном из регистров 35-37. Кроме того, 6788 10 один из триггеров 140-142 окажется в состояини "1", так что один иэ сигналов BF1-BF3 с выхода этого триггера поступит на шины 115-117 и элементы И 143-145.

БУ 1 после окончания начальной установки приступает к выполнению микропрограммы, хранящейся в блоке

4 постоянной памяти. Прежде всего

10 осуществляется начальная генерация, включающая в себя следующие действия:

1. Гашение информационных выходов устройства во всех трех каналах.

2. Проведение идентификации типов подключенных устройств вывода (в нашем случае ПчУ).

3. Формирование управляющих сигналов соответственно интерфей20 сам этих ПчУ с целью обеспечения их нейтральной реакции до получения команд запуска из процессора ЭВМ.

4. Формирование начальных констант в блоке 3 оперативной памяти (в том числе, константы синхроконтроля, контакт для исходных состояний различных счетчиков и т.п.).

После завершения начальной генерации БУ 1 переходит в режим сканирования сигналов активизации каналов, заключающийся в анализе сигналов BF1-BF3. При активизации одного из каналов БУ 1 переходит на обслуживание соответствующего

ПчУ. Время обслуживания определяется константой синхронизации. Если за это время из ПчУ не поступает сигнала об окончании операции, то вновь опрашиваются BF1-BF3. Если к этому моменту времени активизирован второй канал, то приступают к обслуживанию второго ПчУ и т.д.

Если же операция в устройстве вывода оканчивается до срабатывания

45 синхроконтроля, то вновь анализируется активизация того же самого канала: из процессора ЭВМ за это время мог поступить следующий байт.

Таким образом, если устройство

50 вывода оканчивает операцию вывода за время меньшее, чем константа синхроконтроля, то имеет место монопольный захват канала данньаки устройством вывода. В противном

51 случае, взаимодействие с процессором ЭВМ осуществляется мультиплексно по селекторным каналам и устройства вывода работают парал12067 лельно, как это и имеет место в случае ПчУ (средняя скорость выдачи байта иэ процессора обычно в

100-1000 раз превосходит скорость его печати при последовательном ПчУ) .

Рассмотрим этот процесс более подробно.

Первой выполняется микрокоманда выборки сигналов активизации. Для этого в первом цикле БУ 1 выставляет на шинах 24 код 00010000 и формирует сигнал "Синхро". Так как сигнал "Прием" на шине 26 отсутствует, то код поступает на магистраль 25 данных и заносит "1" в младший разряд регистра 9 на правления обмена (как это описано вьппе). Во втором цикле БУ 1 формирует адрес 0003 (в восьмеричном коде) на шинах 176, который при наличии сигнала на шине 89 (при нашем рассмотрении этот сигнал присутствует всегда) поступит на адресную магистраль 47. В этом случае блок 10 дешифрации вводавывода вырабатывает сигнал ПИ 1, который по шине 48 поступит в блок

7 приема данных. При наличии сигнала ".Прием" на шине 26, сформированного к этому моменту БУ 1, элемент И 42 срабатывает и открывает дешифратор 41. На адресные входы последнего поступает код 11, так что сигнал с его выхода по шине 52 поступит в блоки 16 и 17, открывая элементы И 143-145, 149-151 и обеспечивая тем самым выдачу сигналов

BF1-ВЕЗ и НУ1-НУЗ в магистраль 25 данных. Пусть перед этим процессор

ЭВМ послал команды УС (с вторым каналом).и НУ. Тогда триггеры 141147 находятся в состоянии "1", вырабатываются сигналы НУ2 и BF2 и в магистрали 25 данных окажется код

00010010. Этот код через коммутатор

5 данных поступит в БУ1 и запомнится в нем (все вспомогательные циклы, в том числе и осуществляющие выборку кода следующей микрокоманды, здесь и далее опущены).

Последующими микрокомандами в БУ 1 производится анализ поступившего кода, в результате чего выясняется, что необходимо выдать управляющий сигнал начальной установки во второе устройство вывода (ПчУ2). Пусть код этого управляющегр сигнала сформирован ранее в

88

12 процессе начальной генерации и хранится в блоке 3 оперативной памяти по адресу 0533 (в восьмерияном коде).

Тогда первой микрокомандой этот код извлекается из памяти н направляется в БУ 1. Для этого в первом цикле БУ 1 выставляет на шинах 24 код 000000000 и формирует сигнал "Синхро", причем сигнал "Прием" отсутствует. Это приводит к тому, что в регистр 9 заносится код 00. Во втором цикле

БУ 1 на шинах 176 формирует адрес

4533, который поступает в адресную магистраль 47. Так как содержимое регистра 9 есть 00, то сигнал на выходе элемента ИЛИ 84 отсутствует, но присутствует на выходе элемента HE 86. Этот сигнал разрешает работу дешифратора 1 1 памяти, на адресные входы которого поступает код 100. В этом случае сигнал с выхода дешифратора 11 поступает на разрешающий вход блока 3 оперативной памяти, на адресные входы которого поступает адрес 0533.

Так как сигнал "Запись" в БУ 1 не вырабатывается, то в блоке 3 осуществляется -считывание заранее подготовленного управляющего сигнала, который по магистрали 25 данных поступает на коммутатор 5. Так как

БУ 1 вырабатывает в этот момент сигнал "Прием", то код из магистрали 25 по шинам 24 поступает в БУ 1 и запоминается в нем.

- Второй микрокомандой этот код посылается в ПчУ2. Для этого в первом цикле в регистр 9 направлений заносится код 10 (аналогично описанному выше), во втором же цикле БУ 1 выставляет на адресной магистрали

47 восьмеричный код 0011 и не формирует сигнала "Прием", так что код управляющего сигнала выставляется на магистрали 25 данных (БУ 1 выставляет его на шинах 24). В блоке 10 дешифрации ввода-вывода срабатывает элемент И 85 и разрешает работу дешифратора 83, на адресные входы которого поступает код 010. Сигнал ПИЗ с его выхода по шине 90 разрешает работу дешифратора 172 в блоке 20, на адресный вход которого поступает код 01.

Сигнал с его выхода поступает на вход занесенияерегистра 170, в результате чего в.последнем оказы13

1О

20 вается код управляющего сигнала.

Этот код через группу 174 выходов поступает в ПчУ2 и вызывает в нем начальную установку.

Аналогичным образом будет выполняться начальная установка по первому и третьему каналу, причем код управляющего сигнала будет поступать в регистр 169 или 171 и через группу 173 или 175 выходов вызовет начальную установку соответственно в ПчУ1 или ПчУЗ.

Окончание начальной установки в

ПчУ2 определяется БУ 1 по получению сигнала готовности от устрой. ства вывода. Для этого первой мик. рокомандой,опрашивается ПчУ2: в первом цикле, как и ранее, в регистр 9 направления обмена заносится код 01. Во втором цикле БУ 1 формирует сигнал "Прием" и адрес

0015, в результате чего дешифратор

83 вырабатывает сигнал ПИ4, который по шине 91 поступает в мультиплексор 19 сигналов состояний.

Дешифратор 165, на адресные входы которого поступает код 01, открывается и вырабатывает сигнал,.разрешающий прохождение сигналов состояний от Пчу2 через группу 167 входов — группу 163 элементов И— магистраль 25 данных в БУ 1.

Дальнейшими микрокомандами БУ 1 анализирует полученный сигнал, и в случае, если начальная установ ка в ПчУ2 не окончена, вновь повторяется опрос ПчУ2 и анализ полученного сигнала. Так продолжается до тех пор, пока процесс начальной установки в ПчУ2 не окончится, после чего БУ 1 переходит к выполнению следующей команды процессора ЭВМ.

Отметим, что предварительно сбрасываются триггера 141 и 147 в блоках

16 и 17 с помощью микрокоманды приема информации от процессора, хотя никакой информации в данном случае БУ 1 не принимает.

Аналогичным образом будут опрашиваться ПчУ1 или ПчУЗ, причем код сигнала состояния будет поступать из них в магистраль 25 через группу 166 входов и группу 162 элементов И или через группу 168 входов и группу 164 элементов И при наличии. соответствующего адреса на адресных входах дешифратора

1206788

165. Так обстоит дело при работе одного канала вывода.

Рассмотрим подробнее одновременную работу двух каналов при обработке команд ПБ иэ процессора (пусть это будут первый и третий каналы).

Вначале процессор устанавливает связь с устройством по первому каналу, для чего выставляет код "12" на информационной магистрали 43, посылает сигнал "Вызов" по шине

77 и команду УС по магистрали 76.

Срабатывает блок 10 выделения адреса устройства, триггер 53 устанавли,вается в состояние "1" и вырабатываются сигналы на шинах 79-82. Под воздействием этих сигналов в регистр

12 номера канала заносится код 00 и начинает работу блок 13 дешифрации состояний. Высокий потенциал на шине 80 разрешает работу дешифратору

94, на информационные входы которого по шинам 114 поступает код 00 из регистра 12. Дешифратор срабатывает и сигнал с его выхода открывает элементы И 99, 100, 105 и 106. Так как сигнал на шине 118 отсутствует, то два последних элемента не срабатывают. Сигнал BF1 на шине 115 также отсутствует, поэтому срабатывает элемент 100 И (от сигнала с элемента НЕ 111), сигнал с выхода которого через элемент ИЛИ 98 поступает на D-вход триггера 86. На С-вход этого триггера одновременно поступает сигнал "Вызов" по шине 77, так что по переднему фронту этого сигнала в триггер 96 заносится "1". В результате сигнал КВ (Команда выпол40 иена) с выхода триггера 96 по шине

122 поступает в блок 14 формирования сигналов на элемент И 126, который открыт сигналом по шине 81. Сигнал с выхода последнего поступает

45 на второй разряд магистрали состояния и воспринимается процессором

ЭВМ при наличии сигнала "Ответ" в качестве реакции устройства, которое может вырабатывать коды следующих

50 состояний: код 000 — состояние "Авария"; код 001 - состояние КВП (Команда выполняется); код 010 - состояние КВ (Команда

55 выполнена), код 111 — состояние КВТС (Команда выполнена, есть текущее состояние).

30

15 12067

Заметим, что в ответ на команды процессора НУ, ППБ, ПБ и ПБП устройство отвечает состояниями КВП или

КВТС, на команду ВС - состояниями

КВ, КВП или КВТС, на команды УС и

ВТС вЂ” состоянием КВ.

Процессор 3ВМ, получив ат устройства состояние КВ, выставляет на информационной магистрали 43 код символа, который должен быть 10 напечатан ПчУ1, например, код цифры "7", команду ПБ на магистрали

76 и сигнал "Вызов" на шине 77. В ответ на это блок 8 формирует сигналы на шинах 81 и 82, причем последний (Ответ) поступает в процессор 3ВМ. Сигнал по шине 81 Поступает в блок 14, который при наличии команды ПБ вырабатывает сигнал на шине 128. При наличии сигналов на шинах 81 и 128 и коде 00 на информационных входах дешифратора 130 (шины 114) блок 15 дешифрации канальных команд вырабатывает сигнал

STB1 на шине 44. Последний поступает в блок 16, устанавливая в "1" триггер 140, и в блок 7 приема данных, разрешая занесение кода цифры "7" из магистрали 43 в регистр 35.

В блоке 13 дешифрации состояний дешифратор 94 открыт сигналов по шине

80 (триггер 53 остался в состоянии

"1"), а на его информационные входы по шинам 114 приходит код 00, так что сигнал с его выхода открывает элементы И 99, 100, 105 и 106. При .наличии сигнала IBF1 на шине 115 срабатывает элемент И 99, сигнал с

его выхода через элемент 97 ИЛИ поступает на D-вход триггера 95.

По переднему фронту ° сигнала "Вызов" в последний заносится "1", сигнал

КВП с его выхода по шине 121 поступает в блок 14 и через. элемент И

125 — на магистраль 129 состояния.

Таким образом, процессор 3ВМ в от45 вет на команду ПБ получает состояние КВП.

В свою очередь БУ 1 выполняет микрокоманду выборки сигналов активизации в результате чего в нем окажется код 00000001. В результате анализа выясняется, что необходимо выполнить микрокоманду приема информации от процессора ЭВМ. Дпя этого в первом цикле в регистр 9 направления обмена засылается код 01. Во втором цикле БУ 1 формирует адрес

0000 на шинах 176, который поступает.

88 16 на адресную магистраль 47. В этом случае блок 10 вырабатывает сигнал

ПИ1, который по шине 48 поступает в блок 7; Одновременно в последний поступает сигнал "Прием" по шине

26 и код 00 по группе адресных вхоI дов. В результате сигнал с выхода дешифратора 41 открывает группу 38 элементов И и поступает на шину 49.

Содержимое регистра 35 через группу 38 поступает на магистраль 25 данных, откуда через коммутатор 25 заносится в БУ 1. Сигнал по шине 49 поступает на нулевой вход триггера

140, устанавливая его в состояние

"0", прекращая тем самым сигнал BF1.

По заднему фронту этого сигнала (через шину 115 и элемент НЕ 152) осуществляется установка в "0" триггера 146, если он находился в состоянии "1".

Следующей микрокомандой БУ 1 перешлет принятый байт (код цифры "7") в блок 18. Для этого в первом цикле в регистр 9 занесется код 10 ° Во втором цикле БУ 1 выставляет адрес

0020 на магистрали 47, в результате чего блок 10 формирует сигнал ПИ5, который по шине 92 поступает в блок

18. Дешифратор 158, на адресные входы которого поступает код 00, срабатывает и своим сигналом разрешает занесение в регистр 155. Taic как одновременно БУ 1 выставляет на магистрали 25 данных код цифры "7", т