Устройство для распределения оперативной памяти

Устройство для распределения оперативной памяти

Иллюстрации

Показать все

Реферат

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) . 01) сЮ 4 G 06 F 13/00 (21) 3768702/24-24 (22) 11.07,84 (46) 15.02.86. Бюл. У б (72) Ю,Л.Степанов, В,В.Мазаник, И.Н.Лучин и С,В.Ефимов ,(53) 681.32(088.8) (56) Авторское свидетельство СССР

У 474006, кл. G 06 F 9/00.

Авторское свидетельство СССР

У 629538, кл. G 06 F 9/00. (54)(57) УСТРОЙСТВО ДЛЯ РАСПРЕДЕЛЕНИЯ ОПЕРАТИВНОЙ ПАМЯТИ, содержащее группу триггеров готовности, группу элементов ИЛИ„ три группы элементов И, причем прямой выход К -ro триггера готовности группы подключен, к первому входу k --го элемента И первой группы (k = 1,М, где М вЂ” количество типов распределяемых массивовпамяти), отличающееся тем, что, с целью повышения быстродействия, в него введены дешифратор, шифратор, группа элементов задержки, вторая группа элементов ИЛИ, группа регистров и коммутатор, причем вход размера элементов массива устройства подключен к входу дешифратора, K-й выход которого подключен к первому входу K --ro элемента И второй группы и к входу выборки " ""горегистра группы, выход которого подключен к k-му информационному входу коммутатора, выход которого подключен к выходу начального адреса массива устройства, вход признака режима записи адреса устройства подключен к вторым входам элементов И второй группы и к синхровходам регистров группы, информационные входы которых подключены к входу начального адреса массива устройства, вход признака режима чтения адреса устройства подключен к вторым входам элементов И первой группы, выход К -го элемента И первой группы подключен к

k -му управляющему входу коммутатора, k-My входу шифратора и через K --й эле мент задержки к первому входу К-ro элемента ИЛИ первой группы, второй вход и выход которого подключены соответственно к входу сброса устройства и к входу установки в "О" V "го триггера готовности группы, вход ус" тановки в "1" и инверсный выход которого подключены соответственно к (выходу 1 -го элемента И второй группы и к первому входу K --го элемента И третьей группы, первый выход дешифратора подключен к второму входу первого элемента И третьей группы и к третьему входу первого элемента И первой группы, -й выход дешифратора подключен к первому входу(P -1)-го элемента ИЛИ второй группы (Р = 2,М), второй вход и выход которого подключены соответственно к выходу (P -1) "гс элемента И третьей группы и к второму входу 1.*-го элемента И третьей группы, выход Ф-ro элемента И третьей .группы подключен к выходу признака отсутствия требуемого массива устройства, выход (P -1)-го элемента ИЛИ второй группы подключен к третьему входу P --го элемента И первой группы, выход шифратора подключен к выходу размера элементов массива устройства, 45

Изобретение относится к вычислительной технике, н.частности к устройствам управления вычислительными комплексами.

Целью изобретения является повыше. ние быстродействия.

На чертеже изображена функциональная схема устройства.

Устройство содержит дешифратор 1, группу элементов И 2, группу элементон ИЛИ 3, группу элементов 4 задержки, группу триггеров 5 готовности, группу элементов И 6, группу элементов ИЛИ 7, группу элементов И 8, выходы 9 дешифратора,группу регистров

10 .коммутатор 11, информационные входы 12 коммутатора, шифратор 13, входы размера элементов массива 14, сброса 15, признака режима записи адреса 16, признака режима чтения адреса устройства !7, выход признака отсутствия требуемого массива 18 уст ройства, вход начального адреса массива 19 устройства, выходы размера элементов массива 20 устройства, начального адреса массива 21 устройства.

Устройство работает следующим образом.

Предполагается, что распределяемая память организована в виде масси. вов (спискон), элементы которых имеют размер, равный К слов (К = 1,2. ..). Группа регистров 10 предназначена для хранения начальных адресов списков блоков свободной памяти. Первый регистр 10 хранит начальный адрес списка свободных блоков из одного слова, второй — из двух, третий — иэ трех, К-й — из К слов (К 1,М, где М вЂ” число регистров 10). Все блоки, размеры которых больше М, записаны в список, начальный адрес которого хранится в M-ом регистре 10.

Группа триггеров 5 готовности служит для определения готовности

К-го списка к работе. Если содержи мое К-го триггера 6 единичное, это означает, что К-й регистр 10 содержит адрес начала списка свободных блоков памяти размеров К слов каждый, Нулевое состояние К-ro триггера 5 означает, что н К-ом регистре 10 отсутствует информация — он свободен..

Количество триггеров 5 готовности равно количеству регистров 10. Элемент 4 задержки служит для задержки

?11738 2 прохождения сигнала с выхода К-го элемента И 8 через К-й элемент ИЛИ 3 на -вход К-го триггера 5 на время, необходимое для считывания адреса списка из K-ro регистра 10 и выдачи . его содержимого из устройства через выход 21 устройства.

Устройство работает в режимах выделения чтения и возврата записи

1О адреса списка свободных блоков памяти, Рассмотрим работу устройства в каждом иэ режимов, Перед началом работы на вход 15 устройства подается единичный сиг15 нал, который поступает через элементы ИЛИ 3 на R --входы триггеров 5 и обнуляет их.

В режиме вознрата адреса списка свободных блоков памяти на вход 16

20 устройства подается сигнал Возврат и одновременно с ним на вход 14 устройства поступает размер блока (элементов) .списка, а на вход 19 — адрес начала списка. После. поступления на

25 дешифратор 1 размера, равного

К (К = 1,М, где М вЂ” количество триггеров 5), на его выходе на К-й шине появляется единичный сигнал, который поступает на первый вход К-ro элеменЗО та И 2, Прохождение этого сигнала на 5 -вход К-ro триггера 5 разрешается сигналом "Возврат", поступающим на вторые входы элементов И 2, в ре-, зультате чего К-й триггер 5 взводит35 с я в единичное с ос т ояние ° Единичный сигнал с К-ro выхода дешифратора поступает также на первый вход К-го элемента И 9. В результате этот сигнал вместе с поступающим на элемен40 ты И 9 сигналом Возврат разрешает прохождение начального адреса списка свободных блоков памяти с входа

19 устройства и разрешает запись н К-й регистр 10..

В режиме выделения адреса списка . свободных блоков памяти на вход 17 устройстна подается сигнал "Выделе1! ние и одновременно с ним на вход

14 устройства поступает требуемый размер блоков (элементов). списка блоков свободной памяти. При поступлении на дешифратор 1 размера, равного К, на его выходе на К-й шине появляется единичный сигнал, поступающий на второй вход Н-го (Н К-1) элемента ИЛИ 7. Сигнал с первого выхода дешифратора 1 поступает на первые входы первых элементов И 8 и 6, !

211738 ф обнулены, то в результате распространения единичного сигнала с выхода

Н-го элемента ИЛИ 7 на выходе послед. него М-го (M — количество триггеров 5) элемента И 6, а следовательно, и первом выходе 18 устройства появляется "1", Эта "1" является призна,ком того, что ресурс памяти исчерпан — нет списка блоков свободной

10 памяти размером К и более слов. гп

ВНИИПИ Заказ 641/53 Тираж 673 Подписное филиал IHIIT "Патент", г.ужгород, ул.Проектная, 4 а с его выхода проходит на первый вход К-ro элемента И 8, на третий вход которого поступает сигнал "Выделение". В результате этого, если состояние К-ro триггера 5 единичное, то на выходе К-ro элемента И 8 появляется "1". Если состояние К-го триг гера 5 нулевое, то единичный сигйал с инверсного выхода К-го триггера 5 разрешает прохождение единичного сигнала с выхода Н-ro элемента ИЛИ 7 через К-й элемент И 6 на первый вход (К + 1) -го элемента И 8. Если состояние (K + 1) -го триггера 5 также нулевое, то единичные сигналы с йнверсных выходов К-ro и (К + 1) -ro триггеров 5 разрешают прохождение

"1" с выхода Н-го элемента ИЛИ 7 через К-й элемент И б, (Н + 11-й элемент ИЛИ 7, (К + 1) -й элемент И 6, (Н + 2) -й элемент ИЛИ 7 на первый вход (K .+ 2)-го элемента,И 8. Единичный сигнал с выхода Н-ro элемента

ИЛИ в результате распространения через элемент И 6 и элемент ИЛИ 7 перI вым встретившимся единичным сигналом с прямого выхода одного из триггеров 5 и сигналом "Выделение" пропускается на выход элемента И 8.

Если все триггеры 5, начиная с К-ro, 1

Единичный сигнал с выхода P-го . (Р = !,M, где М вЂ” число триггеров

5, P 3 К) элемента И 8 поступает на

15 вход Р-ro элемента И и разрешает выдачу через P-й элемент И и элемент

ИЛИ адреса начала списка с P-го регистра 10 на выход 21 устройства. Одновременно единичный сигнал с вы20 хода Pro элемента И 8 поступает на

P-й вход шифратора 13. В результате этого с выхода 20 устройства выдается размер блоков списка блоков свободной памяти, адрес начала которо25 го выдается с выхода 21 устройства.

Кроме этого "1" с выхода P-го элемента И 8 через P-й элемент задержки 4 и элемент ИЛИ 3 поступает на к-входы Р-го триггера 5 и обнуляет зо