Устройство для интегрирования произведения двух сигналов

Устройство для интегрирования произведения двух сигналов

Иллюстрации

Показать все

Реферат

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

ЕЕСПУВЛИК

А (19) (11) 1) g 0 06 О 7/18 (21) 3738072/24-24 (22) 11.05.84 (46) 15.02.86. Бюл. 9 6 (71) Ордена Ленина институт кибернетики им. В.N. Глушкова (72) А.Д. Бех (53) 681.335(088.8) (56) Патент США М 3689752, кл. 235-194, опубл. 1972.

Патент Японии В 48-20932, кл. 97 (8) В 12, опубл. 1973. (54)(57) 1. УСТРОЙСТВО ДЛЯ ИНТЕГРИРОВАНИЯ ПРОИЗВЕДЕНИЯ ДВУХ СИГНАЛОВ, содержащее первый и второй усилительные транзисторы, эмиттеры которых подключены к первому выводу первого генератора тока, третий и четвертый усилительные транзисторы, эмиттеры которых подключены к первому выводу второго генератора тока, пятый, шестой, седьмой и восьмой усилительные транзисторы, коллекторы первого и третьего усилительных транзисторов соединены с первым выводом первого резистора смещения, второй резистор смещения, вторые выводы первого и второго генераторов тока объединены, третий генератор тока, первый вывод которого соединен с первой шиной питания, третий и четвертый резисторы смещения, первые выводы которых объединены, о т л ич а ю щ е е с я тем, что, с целью расширения полосы пропускания, в не- . го введены первый и второй накопительные конденсаторы, первый и вто.рой ключи, девятый, десятый, одиннадцатый, двенадцатый, тринадцатый, четырнадцатый; пятнадцатый и шестнадцатый усилительные транзисторы, пятый, шестой, седьмой, восьмой, девятый и десятый резисторы смещения, четвертый генератор тока и. блок синхронизации, причем эмиттеры пятого и шестого усилительных транзисторов соединены со вторым выводом третьего генератора тока, эмиттеры седьмого и восьмого усилительных транзисторов соединены с первым выводом четвертого генератора тока, второй вывод которого соединен с первым выводом третьего генератора тока и с вторым выводом второго генератора тока, базы пятого и седьмого усилительных транзисторов объединены, подключены к первым выводам пятого и шестого резисторов смещения и являются первой входной шиной первого сигнала-сомножителя, базы первого и третьего усилительных . транзисторов подключены к первому выводу третьего резистора смещения и являются второй входной шиной пер" вого сигнала-сомножителя устройства, вторые выводы третьего и пятого резисторов смещения подключены к первой шине питания, коллектор второго усилительного транзистора соединен с эмиттерами девятого и десятого усили тельных транзисторов, коллектор четвертого усилительного транзистора подключен к эмиттерам одиннадцатого и двенадцатого усилительных транзисторов, коллектор шестого усилительного транзистора соединен с эмиттерами тринадцатого и четырнадцатого усилительных транзисторов, коллектор восьмого усилительного транзистора подключен к эмиттерам пятнадцатого и шестнадцатого усилительных транзис1211764 торов, коллекторы третьего, пятого, седьмого, девятого, одиннадцатого, тринадцатого и пятнадцатого усилительных транзисторов соединены с первым выводом первого резистора смещения и с второй шиной питания, базы одиннадцатого и тринадцатого усилительных транзисторов объединены, подключены к первым выводам седьмого и восьмого резисторов смещения и являются первой шиной второго сигнала-сомножителя устройства, базы девятого и пятнадцатого усилительных транзисторов объединены, подключены к первым выводам девятого и десятого резисторов смещения и являются второй входной шиной второго сигнала-сомножителя устройства, базы десятого, двенадцатого, четырнадцатого и шестнадцатого усилительных транзисторов подключены к второму выводу первого резистора смещения и к первому выводу второго резистора смещения, вторые выводы второго, четвертого, шестого, седьмого и девятого резисторов смещения соединены с шиной нулевого потенциала, вторые выводы восьмого и десятого резисторов смещения подключены к второй шине питания, коллекторы десятого и четырнадцатого усилительных транзисторов соединены с первой обкладкой первого накопительного конденсатора и через первый ключ подключеИзобретение относится к интегрирующим усилительным устройствам и может быть использовано в аналоговых вычислительных машинах.

Целью изобретения является расширение полосы пропускания.

На фиг. 1 изображена функциональная схема устройства для интегрирования произведения двух сигналов; на фиг. 2 — функциональная схема блока управления изображена.

На фиг. 1 и 2 обозначены первый, второй, третий и четвертый генераторы тока 1-4, первая шина питания 5, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой усилительные транзистоны к второй шине питания, коллекторы двенадцатого и шестнадцатого усилительных транзисторов .соединены с первой обкладкой второго накопительного конденсатора и через второй ключ подключены ко второй шине питания, первые обкладки первого и второго накопительных конденсаторов являются соответственно первой и второй выходными шинами устройства, вторые обкладки первого и второго нако*ительных конденсаторов подключены к шине нулевого потенциала, управляющие входы первого и второго ключей подключены к первому выходу блока синхронизации, второй выход которого соединен с базами второго, четвертого, шестого и восьмого усилительных транзисторов.

2. Устройство по п. 1, о т л ич а ю щ е е с я тем, что блок синхронизации содержит генератор импульсов, выход которого является первым выходом блока синхронизации и соединен с входом первой линии задержки, выход которой подключен к единичному входу триггера, вторую линию задержки, вход которой соединен с выходом первой линии задержки, выход второй линии задержки подключен к нулевому входу триггера, выход которого является вторым выходом блока синхронизации. ры 6-13, первая и вторая шины 14 и

15 первого сигнала-сомножителя, девятый, десятый, одиннадцатый, двенадцатый, тринадцатый, четырнадцатый, пятнадцатый и шестнадцатый усилительные транзисторы 16-23, первая и вторая входные шины 24 и 25 второго сигнала-сомножителя, первый и второй накопительные конденсаторы 26 и 27, первая и вторая выходные шины 28 и 29, первый, второй, третий, четвертый, пятый, шестой, седьмой, восьмой, девятый и десятый резисторы смещения 30-39, вторая шина питания 40, первый и второй ключи 41 и 42, блок синхронизации 43, шина нулевого потенциала 44, генератор

3 импульсов 45, первая и вторая линии задержки 46 и 47, триггер 48, первый и второй выходы блока синхрони.зации 49 и 50.

Устройство для интегрирования произведения двух сигналов работает следующим образом.

В первом такте производится установка в исходное состояние, а вовтором такте. выполняются операции умножения и интегрирования, причем длительность второго такта задает время интегрирования. Длительность первого такта равна длительности выходного импульса генератора импульсов 45 в блоке синхронизации 43 °

С первого выхода блока синхронизации 43 импульс генератора 45 воздействует на управляющие входы первого и второго ключей 41 и 42 и вызывает их замыкание. На интервале времени действия импульса генератора 45 на втором выходе блока 43 существует отрицательное напряжение, величина которого равна напряжению питания с первой шины питания 5, торой, четвертый, шестой и восьой усилительные транзисторы 7, 9, 1l и 13 оказываются запертыми, что приводит также к запиранию всех остальных усилительных транзисторов следствие отсутствия змиттерных токов. За время замкнутого состояния первого и второго ключей 41 и

42 первый и второй накопительные конденсаторы 26 и 27 заряжаются до напряжения источника со второй шины питания 40.

Длительность задержки первой линии задержки 46 в блоке синхронизации 43 больше длительности импульса генератора импульсов 45. Поэтому изменение напряжения на втором выходе блока синхронизации 43 с отрицательного, равного напряжению эмиттерного питания, на положительное, равное напряжению на первой и второй входных шинах 14 и 15, при отсутствии входного сигнала произойдет после запирания первого и второго ключей 41, 42. Положительное напряжение на втором выходе при отсутствии сигнала на первой и второй входных шинах 15 и 14 вследствие идентичности транзисторных пар вызывает переключение половины эмиттерного тока, первого, третьего, пятого и седьмого усилитель-. ных транзисторов 6, 8, 10 и 12 в

1211764 4

55 эмиттеры второго, четвертого, шес« того и восьмого усилительных транзисторов 7, 9, 11 и 13, что приводит также к открыванию девятого, десятого, одиннадцатого, двенадцатого, тринадцатого, четырнадцатого, пятнадцатого и шестнадцатого усилительных транзисторов 16-23.

Если сигнал на первой и второй шинах 24 и 25 второго сигнала-сомножителя отсутствует, то коллекторные токи усилительных транзисторов равны. Сигнал с первой и второй шин 14 и 15 первого сигнала сомножителя усиливается по току эмиттерными повторителями, образованными первым, третьим, пятым и седьмым усилительными транзисторами б, 8, 10 и 12, и поступает на эмиттеры второго, четвертого, шестого и восьмого усилительных транзисторов 7, 9, ll и 13, включенных по схеме с общей базой, поскольку сопротивление второго выхода блока управления 43 мало.

Усиленные по току сигналы модулируют величину тока эмиттеров девятого, десятого, одиннадцатого, двенадцатого, тринадцатого, четырнадцатого, пятнадцатого и шестнадцатого усилительных транзисторов 16-23, изменяя крутизну десятого, двенадцатого, четырнадцатого и шестнадцатого усилительных транзисторов 17, 19, 21 и 23. Таким образом, коллекторные токи десятого и четырнадцатого усилительных транзисторов 17 и 21 представляют собой ток разряда первого накопительного конденсатора 26, а коллекторные токи двенадцатого и шестнадцатого усилительных транзисторов 19 и 23 — ток разряда второго накопительного конденсатора 27. Разность токов разряда первого и второго накопительных конденсаторов 26 и 27 пропорциональна в каждый момент времени на интервале интегрирования произведению мгновенных значений напряжений на первой, второй входных шинах 14 и 15 и на первой и второй шинах 24 и 25 второго сигнала-сомножителя. Поэтому разность зарядов первого и второго накопительных конденсаторов 26 и 27 в каждый момент времени пропорциональна интегралу от произведения напряжений на входных шинах.

Разность напряжений на первом и втором накопительных конденса$ 1 торах 26 и 27 в конце интервала интегрирования равна

1,(( сп, = — j U,(*) U,(t)àñ, (I) о где К вЂ” коэффициент пропорциональности;

С вЂ” величина емкости первого и второго накопительных конденсаторов 26 и 27;

t — время интегрирования;

V<(t) — напряжение на первой и второй шинах 14 и 15 первого сигнала-сомножителя; (t) — напряжение на первой и вто2 рой шинах 24 и 25 второго сигнала-сомножителя.

В конце интервала (времени) интегрирования на втором выходе блока синхронизации 43 напряжение изменяется на отрицательное, что приводит к запиранию всех усилительных транзисторов. Поскольку до поступления следующего импульса с генератора импульсов 45 первый и второй ключи 41 и 42 также остаются закрытыми, то напряжение на первой и вто" .рой выходных шинах,28 и 29 остается неизменным, благодаря чему обеспечивается режим запоминания резуль тата интегрирования. При поступлении следующего импульса .с первого выхода блока синхронизации 43 цикл работы повторяется.

В устройстве для интегрирования произведения двух сигналов устранены ограничения, накладываемые на частоту преобразуемых сигналов полосой пропускания пар усилительных транзисторов, включенных по схеме с общим эмиттером. Каждая пара усилительных транзисторов работает с глубокой отрицательной обратной связью. Первый, третий, пятый, седьмой, девятый, одиннадцатый, тринадцатый и пятнадцатый усилительные транзисторы 6, 8, 10 12 16 18, 211764 Ь

20 и 22, на которые поступает входной сигнал, включены по схеме с общим коллектором. Такое включение имеет полную обратную связь по напряжению, поскольку выходной сигнал складывается с входным сигналом, но с обратным знаком. Следовательно, граничная частота пропускания входного сигнала для такого

t0 каскада равна граничной частоте транзистора в режиме передачи тока.

Поскольку в цепь эмиттера каждой пары усилительных транзисторов включен генератор тока, то переменная

t5 составляющая выходного тока входных транзисторов каждой пары без ослабления передается в эмиттеры выходных транзисторов, а затем передается в коллектор с ослаблением.

20 Выходной транзистор каждой пары оказывается включенным по схеме с общей базой, поскольку имеется полная отрицательная обратная связь по току. Переменная составляющая

25 коллекторных токов второго, четвертого, шестого и восьмого усилительных транзисторов 7, 9, 11 и 13 воздействует на эмиттеры дифференциальных пар и передается через шестнадзо цатный транзистор 23, который оказывается включенным по схеме с общей базой благодаря малому сопротивлению делителя напряжения, образованному из первого и второго резисторов смещения 30 и 31. Таким образом, первый и второй интегрирующие конденсаторы 26 и 27 разряжаются токами коллекторов десятого, четырнадцатого и двенадцатого, шестнадцатого усилительных транзисторов 17, 19 и 21, 23, включенных по схеме с об. щей базой.

По сравнению с устройством-прототипом в предлагаемом устройстве

45 для интегрирования произведения двух сигналов значительно расширена полоса пропускания частоты сигналов, равная граничной частоте.

1211764

1211764 фийЯ

Составитель О. ОтрадноВ

Редактор Т. Парфенова . Техред О.Вашишнна Корректор Т. Колб

Заказ .643/55 Тираж 673 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная,. 4