Преобразователь амплитуды импульсов в код

Преобразователь амплитуды импульсов в код

Иллюстрации

Показать все

Реферат

 

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (51) 4 Н 03 М l/46

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

/ „-.

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3767706/24-24 (22) 10.07.84 (46) 15.02.86. Бюл. Ф 6 (72) В.Г.Воронов, Н,А.Збродов, Н.П.Климка, В.Я.Зимницкий и А.Г.Коваль (53) 681.325(088.8) (56) Мирский Г.Я. Радиоэлектронные измерения. М.: Энергия, 1975, с.308.

Авторское свидетельство СССР

Ф 1014138, кл. H 03 К 13/17, 1983. (54) (57) 1. ПРЕОБРАЗОВАТЕЛЬ АМПЛИТУДЫ ИМПУЛЬСОВ В КОД, содержащий регистр, выполненный на триггерах, распределитель, выполненный на регистре сдвига, компаратор, первык вход котброго объединен с входом первого формирователя импульсов и является входной шиной, второй вход соединен с выходом цифроаналогового преобразователя, а выход компаратора через второй формирователь импульсов соединен с первыми входами элементов И, второй вход каждого из которых объединен с первым входом первой группы входов соответствующего триггера регистра и соединен с соответствующим выходом регистра сдвига, выход каждого элемента И соединен соответственно с первым входом второй группы входов каждого триггера регистра, выходы которых соединены с соответствующими входами цифроаналогового преобразователя, П -й выход регистра сдвига соединен с входом третьего формирователя импульсов, где

h — - число разрядов преобразователя, выход которого является шиной "Окон„,SU, 1211883 А чание работы", о т л и ч а ю щ и йс я тем, что, с целью повышения достоверности и функциональной надежности преобразования, в преобразователь введен логический блок приведения кода и элемент запрета, первый вход которого соединен с выходом первого формирователя импульсов, второй вход соединен с первым выходом логического блока приведения кода и является шиной "Ошибка", а выход элемента запрета соединен с первым входом регистра сдвига, вто,рой вход которого является шиной

"Пуск", причем первый вход логического блока приведения кода является шиной "Управление", вторые входы логического блока приведения кода соединены с соответствующими выходами триггеров регистра и являются информационными выходами преобразователя, а каждый а -й выход второй группы выходов логического блока приведения кода соединен с вторым входом первой группы входов (i — 1)-ro триггера регистра, кроме h --го триггера регистра, и вторыми входами второй группы входов (+ г ) триггеров регистра, где à — параметр формируемого кода (Г = 1, 2, 3, ... н ).

Ю

2. Преобразователь по п. 1, о тл и ч а ю шийся тем, что логический блок приведения кода выполнен на элементе ИЛИ и ь элементах

И, причем с первого по (+ 1)-й входы первой группы входов элемента

И каждого i. -го разряда соответственно являются с i по (1 + г ) вторыми входами логического блока при121 ведения кода, вторые входы всех элементов И объединены и являются первым входом логического блока приведения кода, выходы элементов И соединены с соответствующими входами

1883 элемента ИЛИ и являются выходами второй группы выходов логического блока приведения кода, а выход элемента ИЛИ является первым выходом логического блока приведения кода. приведения.

Преобразователь содержит регистр сдвига 1, формирователь 2 импульсов, компаратор 3, цифроаналоговый преобразователь 4, элементы И 5, триггер 6, формирователи 7 и 8 импульсов, элемент 9 запрета, логический блок 10 приведения кода, шину 11 "Управление". Триггера 6 образуют регистр. Логический блок

10 содержит элементы И 12, элемент

ИЛИ 13.

Принцип помехоустойчивого преобразования амплитуды в код основан на формировании в процессе работы устройства строго определенных комбинаций, которые являются разрешенными для конкретно заданных значений характеристических параметров и определяемые следующим рекурентным соотношением:

Bi = В;„+, i = z + р+

° ° ерр0у в„= в

8 2s-(Р+1)

° ° ° p + г

° ° + В 1 + Bj р

1, ... r = 1, 2, 3, 1, 2

Bp+ = 1 Rp+g=- 2

s = p + 3, р + 4, гце — максимальное количество единиц, находящихся в соседних двоичных разрядах числа и

Изобретение относится к электроизмерительной технике и может быть использовано в устройствах автоматики, электроизмерительной техники и цифровой вычислительной техники при организации помехоустойчивой обработки информации.

Цель изобретения — повышение достоверности и функциональной надежности преобразования.

На фиг. 1 приведена функциональная схема преобразователя амплитуды импульсов в код, на фиг. 2 — функциональная схема логического блока образуют разрешенную группу единиц;

P — параметр, который указывает на минимальное количество нулей между разрешенными группами единиц.

При р = и и Р= 0 имеем одну группу разрешенных единиц, весовые коэффициенты которых равны степени ,цвойки и, следовательно, структура

10 устройства для этого случая идентична структуре прототипа.

При = 1 и Р= 1 получаем структуры преобразователей, работающие в

1,1 êîäå, которые позволяют определять структурные сбои в процессе преобразования и устранять воздействия однократных импульсных помех одной подярности и части помех проти20 воположной полярности на входные цепи прибора.

Если устройство работает в традиционном двоичном коде, то на уп25 равляющую шину 11 подается нулевой сигнал. При этом в работе участвуют компаратор 3, формирователи 2, 7 и 8, регистр 1, элементы 5, триггера

6, ЦАП 4, элемент 9. Так как на всех выходах логического блока 10 нулевые сигналы, то работа устройства аналогична работе прототипа.

Рассмотрим работу преобразователя, когда в качестве весов двоичных разрядов служат 2, 1 числа.

Пусть преобразователь состоит из пяти двоичных разрядов, весовые коэффициенты которых, начиная со старшего (верхний на фиг. 1), соответственно равны 7, 4, 2, 1, 1 (указанное рекурентное соотношение).

Диапазон измерения при этом равен

13 квантам.

Предположим, что измеряемая величина Ux равна 8 квантам и в процессе преобразования не изменяется.

1211883 4

При поступлении запускающего импульса "Пуск" триггеры 6 и регистр

1 устанавливаются в исходное состояние ... 10000 (на фиг. 1 цепи установки исходного состояния не показаны). На первый вход компаратора 3 с ЦАП 4 поступает напряжение Ug пропорциональное весу старшего разряда. Так как амплитуда первого импульса "х = 8 больше 0 = 7, то на выходе компаратора 3 нулевой сигнал. По заднему фронту исследуемого импульса при уровне, равном напряжению младшего разряда, формирователь 2 вырабатывает импульс, который при отсутствии сигнала ошибки с выхода логического блока 10 через элемент 9 поступает на регистр

При этом на 1+ 1-м выходе регистра 1 вырабатывается импульс, устанавливающий в "1" соответствующий триггер регистра 6.

Во втором такте Ux = 8 < U> = 11.

Тогда по переднему фронту второго измеряемого импульса на выходе компаратора 3 вырабатывается единичный сигнал, из которого формирователь

7 вырабатывает импульс стандартной длительности и амплитуды, который, пройдя через открытый элемент 5 соответствующий i + 1-му разряду регистра 1, устанавливает триггер

6, соответствующий -му разряду в "0". Далее процесс цифрового измерения амплитуды входных импульсов аналогичен описанному при условии отсутствия структурных сбоев или импульсных помех на входных шинах устройства. С приходом о --го импульса триггер 6, соответствующий младшему разряду, переводится в "0" и на выходе формирователя 8 вырабатывается сигнал, свидетельствующий об окончании преобразования. На выходных шинах устройства Фиксируется результат преобразования ... 10010.

Предположим, что в первом такте сравнения произошел сбой триггера

6, соответствующего старшему разряду, либо на входе устройства возникла однотактная отрицательная импульсная помеха.

Тогда в первом такте сравнения на выходе компаратора 3 появляется единичный сигнал, так как Uq

+ U и в триггеры 6 записывается информация 01000. Во втором такте

Ц„> Ц и содержимое триггеров 6 равно 01100. В третьем такте Ох,)U

40 и содержимое триггеров 6 — 01110.

Тогда при разрешающем сигнале на управляющей шине 11,на выходе элемента 12, соответствующего i + 1-му разряду, появляется единичный сигнал, которым устанавливается в "1" триггер 6, соответствующий старшему разряду, а три смежных младших разряда установлены в "0". Одновременно единичным сигналом с выхода элемента 13 закрывается элемент запрета 9. 3TD исключает одновременное воздействие входных импульсов на входы триггеров 6 в момент коррекции. На выходе устройства зафиксирован результат преобразования 10000.

В четвертом такте Ux > U„ и содержимое триггеров 6 равно 10001.

При этом на выходе элемента 12, соответствующего младшему h -му разряду, ри единичном значении сигнала на управляющей шине 11 появляется единичный сигнал, которым устанавливается в "1" триггер 1 +

+ 1 + 1 = 1 + 3-ro разряда, в "0" триггер h -го разряда. (Последнее связано с тем, что из младших Р + 1 разрядов 1", Р— кода разрешенная форма допускает запись единицы только в Р + 1-ом младшем разряде).

В пятом такте сравнения U > U> и с выходов преобразователя снимается результат 10010. Таким образом, несмотря на сбой конечный результат преобразования является истинным.

Причем, фиксируя единичные значения. сигналов на шине признака ошибки логического блока 10, можно определять число сбоев в течение цикла преобразования.

Предлагаемое устройство позволяет исправлять не только любую одиночную ошибку преобразования, возни- кающую со структурного сбоя типа

1 †0 или воздействия на входные цепи однократной отрицательной импульсной помехи, но и большее количество ошибок, возникающих от многократных воздействий сбоев или импульсных помех.

Действительно, пусть диапазон измерения равен 0-149 квантов и содержит девять двоичных разрядов в

2,1-коде с весами 81,44, 24, 13 7, 4,2 1, 1 и пусть текущее значение амплитуды импульса 0„= 81. Очевидно, что результат преобразования при отсутствии помех или структурных

1211883 сбоев равен 100000000. Предположим, что в процессе измерения последовательно, начиная со старшего, происходят сбои типа 1 — 0 первого, четвертого, седьмого триггеров 6 или соответствующих элементов 5, либо по этим ра:зрядам на входные цепи устройства во:здействует серия однократных однополярных импульсных помех.

Тогда по аналогии с рассмотренным примером результат преобразования после девятого такта сравнения равен 01 !011011, а после работы логического блока 11 приведения окончательно получаем 011011100. Таким образом, несмотря на сбои в трети разрядов устройства и "запрещенную форму представления конечного результата преобразования, конечный результат является истинным. В данном случае "запрещенная форма представления конечного результата (бо1р лее смежных единиц в сочетании с единичным сигналом на шине признака ошибки блока ll свидетельствует о наличии многократных ошибок в течение цикла измерения.

1?11883

Составитель А.Титов

Техред М.Надь. Корректор С.Черни

Редактор М.Митейко

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

Заказ 651/61 Тираж 818 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5