Трехканальное резервированное запоминающее устройство

Трехканальное резервированное запоминающее устройство

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, предназначенным для использования в системах контроля управления и т.п. Цель изобретения - повьшениа надежности устройства . Каждый канал запоминакядего устройства содержит формирователь сигналов , элементы И, триггеры, коммутаторы , мажоритарные элементы, блок памяти, сдвиговый регистр, элемент НЕРАВНОЗНАЧНОСТЬ. В устройстве реализована процедура фонового мажоритирования содержимого запоминакицего устройства, состоящая из следующих этапов: чтения содержимого одной и той же во всех каналах ячейки блока памяти на сдвиговый регистр, сдвига содержимого сдвигового регистра в сторону старших разрядов, мажоритирования на мажоритарном элементе и синхронной записи содержимого Здвигового регистра в исходную ячейку блока памяти. 2 ил. to О1 со со

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

Ш4!

7Ð,е т ,.1

"/.,/

/ц

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ ва. Каждый канал запоминающего устройства содержит формирователь сигналов, элементы И, триггеры, коммутаторы, мажоритарные элементы, блок памяти, сдвиговый регистр, элемент

НЕРАВНОЗНАЧНОСТЬ. В устройстве реализована процедура фонового мажоритирования содержимого запоминающего устройства, состоящая из следующих этапов: чтения содержимого одной и той же во всех каналах ячейки блока памяти на сдвиговый регистр, сдвига содержимого сдвигового регистра в сторону старших разрядов, мажоритиро" вания на мажоритарном элементе и син- а

Cl хронной записи содержимого сдвигового регистра в исходную ячейку блока памяти. 2 ил.

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3809282/24-24 (22) 01.08.84 (46) 28.02.86, Бюл. 11е 8 (72) В.Н.Журавлев и В.А.Грот, (53 ) 681.327(088.8) (56) Авторское свидетельство СССР

11/ 726532, кл. G06 F )1/00, 1978.

Авторское свидетельство СССР

Ф 1084802, кл. G06 F 11/18, 1982. (54) ТРЕХКАНАЛЬНОЕ РЕЗЕРВИРОВАННОЕ

ЗАПОИИНА10ЩЕЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, предназначенным для использования в системах контроля управления и т.п. Цель изобретения — повышение надежности устройст,.SU„„1215133 A

1215133

1О

Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, Цель изобретения — повышение на" дежности устройства, ь

На фиг.1 представлена функциональная схема одного из трех аналогичных каналов устройства; на фиг.2 — временная диаграмма, поясняющая работу устройства.

Предложенное устройство содержит в каждом канале (фиг. 1) Формирователь 1 сигналов, первый элемент И2, триггеры 3-5 с первого по третий, первый 6 и второй 7. коммутаторы, элементы И 8-10 с второго по четвертый, первый мажоритарный элемент 11 блок 12 памяти, сдвиговый регистр 13, второй мажоритарный элемент 14, четвертый 15 и пятый 16 триггеры, информационный регистр 17, элемент НЕРАВНОЗНАЧНОСТЬ 18, шестой триггер 19, элемент 2И-2И-2ИЛИ-НЕ20 и седьмой триггер 21.

На фиг.1 обозначены адресные 22, информационные 23 и управляющие 24 и 25 входы устройства, входы 26 и 27 и выход 28 обмена управляющими сигналами канала, входы 29 и 30 и выход

31 обмена информацией канала, информационные 32, индикаторный 33 и управляющий 34 выходы устройства, входы 35 и 36 и выход 37 синхронизации канала, одни из прямых выходов 3842, другие выходы 43, один из прямых выходов 44 и инверсные вь1ходы 45-47 формирователя 1 сигналов, На фиг.2 обозначены сигналы на выходах 38-42 с второго по шестой, сигналы 43..1, 43.2, 43 (к-2), 43 (к-1) на седьмом и последующих выходах и сигналы 44 íà K --м выходе (где к — число выходов), формирователя 1 сигналов. На фиг.2 обозначены также сигналй!48 на прямом выходе триггера 3, тактовые сигналы 49 на выходе элемента И 10, управляющие сигналы

50 на выходе элемента И 8, сигналы

51 на управляющих входах коммутаторов 6 и 7, сигналы 52 режима работй, формируемые на выходе элемента 20, сигналы 53 запроса на входе 25, сигналы 5Л режима работы на входе 24 и сигналы 55-57 на выходах триггеров

5, 16 и 21 соответственно.

На фиг.1 обозначен формирователь сигналов, который содержит счетчик, разрядность К которого определяется разрядностью адреса блока 12 таким образом, что число разрядов адреса блока 12 равно (К -6), Устройство работает следующим образом.

Времязадающим элементом каждого канала устройства является формирователь 1 (фиг.1), основным элементом которого является К-разрядный счетчик. Синхронизация формирователей 1 трех каналов устройства обеспечивается по входам 35 и 36 и выхо-ду 37, в результате чего все сигна-лы синхронны в каждом канале устройства, Надежность хранения информации в блоке 12 каждого канала повьппается за счет введения процедуры фонового мажоритирования содержимого всего ЗУ.

Эта процедура состоит из следующих этапов, Во всех каналах устройства синхронно происходит чтение содержимого одной и той же ячейки блока 12 на регистр 13. Равенство адресов ячейки во всех каналах обеспечивается синхронностью работы формирователя 1.

После приема информации на регистр 13 происходит сдвиг его содержимого в сторону старших разрядов столько раз, какова разрядность ячейки блока 12. При этом выдвигаемые старшие разряды мажоритируются на элементе 11 и возвращаются в регистр

13 в младшие разряды. Поэтому после полного сдвига содержимого регистра

13 первоначальные весовые коэффициенты всех разрядов не изменяются, но содержимое регистров 13 всех трех каналов будет одинаковым.

Затем во всех каналах синхронно происходит запись содержимого регистра 13 в исходную ячейку блока 12.

Указанная процедура мажоритирования работает независимо от обращения к ЗУ со стороны внешнего интерфейса по входам 22-25.

Если при обращении к ЗУ со стороны внешнего интерфейса произойдет сбой одного из каналов и содержимое блока 12 одного из каналов будет отлично от двух других, то процедура мажоритирования восстановит информацию в блоке 12, за счет чего повышается надежность хранения информации.

Обращения к ЗУ от внешнего интерфейса разрешены только в моменты.

1215133

15 когда сигналы на выходе 39 равны "О", а обращения по чтению и записи со стороны процедуры мажоритирования определены временным интервалом, в течение которого сигнал 51, формируе- 5 мый на выходе элемента И9, равен "1", Во время этого интервала коммутаторы 6 и 7 коммутируют на блок 12 содержимое выходов 43 формирователя 1 регистра 13.

При обращении к блоку 12 со стороны процедуры мажоритирования при значении сигнала 42, равном "1", происходит запись в блок 12 содержимого регистра 13, а при значении сигнала 42, равном "О", происходит чтение из блока 12 на регистр 13. Прием ин" формации на регистр 13 происходит по отрицательному перепаду сигнала 38 при положительном значении сигнала

50(фиг.2). Режим записи (первый положительный импульс 52) инициирован обращением со стороны внешнего интерфейса, а второй положительный импульс 52 — обращением со стороны процедуры мажоритирования. Сигналы обращения со стороны внешнего интерфейса и их обработка представлены на фиг.2 сигналами 53-57.

Для выделения интервала, на кото- З0 ром осуществляется сдвиг информации на регистре 13, на входы триггера 3 подаются сигналы 41 и 42, а на его выходе образуются прямые и инверсные сигналы 48 (фиг.2у. Сдвиг на регист- 35 ре 13 и занесение на триггер 15 происходит по отрицательному перепаду сигнала 49.

На триггер 15 записывается информация с выхода элемента НЕРАВНОЗНАЧ- 40

НОСТЬ 18> íà KQTQpoM происходит сравнение выдвигаемой по-битно информации с выхода регистра 13 данного канала и с выхода элемента 11, на котором происходит мажоритирова- 45 ние выдвигаемой информации с выходов регистров 13. всех каналов. Несовпадение информации на входах элемента 18 свидетельствует о сбое информации в рассматриваемом канале, 50 что вызывает взведение триггера 15.

Но при мажоритировании следующего бита из-за введенной обратной связи на вход триггера 15, он устанавливается в нормальное сброшенное состояние, поэтому для хранения обнаруженной сбойной ситуации установлен триггер 19, который взводится по каждому положительному сигналу на выходе триггера 15, а сбрасывается по отрицательному перепаду сигнала

44 и хранит обнаруженный сбой до окончания текущего цикла мажоритирования содержимого блока 12. Цикл мажоритирования информации всего ЗУ определяется периодом работы формирователя l. Сигналом "ОБР" является

45, отрицательный уровень которого производит чтение или запись информации в блок 12.

Анализ неисправности канапа достаточно вести на основании анализа состояния только входов и выходов

26-31, 35,36 и 37, что повышает надежность устройства. Обработка обращений со стороны внешнего интерфейса происходит следующим образом.

Появление сигнала "Запрос ЗУ" на входе 25 запоминается на триггере 4 и по переднему фронту сигнала 39 переписывается на триггер 5, информация на выходе которого мажорити-, руется на элементе 14 и по переднему фронту сигнала 46 переписывается на триггер 16, который определяет момент обращения к ЗУ со стороны внешнего интерфейса. В этот момент на выходе элемента 20 формируется сигнал режима обращения. Триггер 4 сбрасывается взведением триггера 5, а триггер 5 взведением триггера 16.

Необходимость предварительной перетактовки сигнала "Запрос ЗУ" на триггере 5 определяется необходимостью выделения временного интервала для мажоритирования сигнала обращения. По переднему фронту сигнала с инверсного выхода триггера 16 взводится триггер, формируя сигнал

"Ответ запроса" на выходе 34, кото рый сбрасывается при пропадании сиг" нала на входе 25. Кроме того, положительный сигнал на выходе триггера 16, поступая на вход регистра 17, разрешает прием в него информации иэ блока 12 по заднему фронту сигнала 38 для выдачи информации в режиме чтения на выход 32.

Формула изобретения

Трехканальное резервированное запоминающее устройство, содержащее в каждом канале блок памяти, первый мажоритарный элемент, первый и второй коммутаторы, о т л и ч а ю щ е .

1215133 е с я тем, что, с целью повышения, надежности устройства, в каждый канал устройства введены второй мажоритарный элемент, триггеры с первого по седьмой, формирователь сигналов, сдвиговый регистр, элементы И с первого по четвертый, элемент неравнозначность, информационный регистр и элемент 2И-2И-2ИЛИ-НЕ, причем одни из прямых выходов формирователя сигналов подключены соответственно к входам синхронизации информационного и сдвигового регистров и первому входу четвертого элеl0 мента И, к первому входу первого элемента И и тактовому входу третьего триггера, к второму входу первого элемента И, первому входу первого триггера, первому входу элемента

2И-2И-2ИЛИ-НЕ и второму входу первого триггера, к тактовому входу шестого триггера, одни из инверсных выходов формирователя сигналов соединены соответственно с первым управляющим входом блока памяти, тактовым входом пятого триггера и первым

25 ды формирователя сигналов соединены с одними из входов первого коммутатора, выход первого элемента И подключен к первому входу третьего злемента И, второй вход которого соединен с инверсным выходом первого триггера, прямой выход которого подключен к второму входу четвертого элемента И, выход которого соединен с тактовым входом четвертого триггера и первым входом синхронизации сдвигового регистра, одни из информационных входов которого подключе40 ны к выходам информационного регистра, а выходы — к одним из входов 45 второго коммутатора, выход третьего элемента И соединен с вторым входом элемента 2И-2И-.2ИЛИ-НЕ, вторым входом второго элемента И и управляющими входами первого и второго коммута-50 торов, выходы которых подключены соответственно к адресным и информационным входам блока памяти, выходы которого соединены с входами информационного регистра, управляющий вход которого подключен к прямому выходу пятого триггера и третьему входом второго элемента И, выход которого подключен к управляющему входу сдвигового регистра, другие вьтхо- 30 входу элемента 28-2И-.2ИЛИ-НЕ, выход которого соединен с вторым управляющим входом блока памяти, инверсный выход. третьего триггера подключен к входу сброса второго триггера, выход которого соединен с входом запуска третьего триггера, прямой выход которого подключен к первому входу второго мажоритарного элемента, выход которого соединен с входом пятого триггера, инверсный выход которого подключен к входу сброса третьего триггера и тактовому входу седьмого триггера, инверсный выход четвертого триггера соединен с входом установки в "1" шестого триггера и входом сброса четвертого триггера, вход запуска которого подключен к выходу элемента НЕРАВНОЗНАЧНОСТЬ, первый вход которого и другой информационный вход сдвигового регистра соединены с выходом первого мажоритарного элемента, первый вход которого и второй вход элемента НЕРАВНОЗНАЧНОСТЬ подключены к одному из выходов сдвигового регистра, входы запуска второго и седьмого триггеров соединены с шиной питания, вход запуска шестого триггера соединен с шиной нулевого потенциала, второй и третий входы первого мажоритарного элемента и один из выходов сдвигового регистра являются соответственно входами и выходом обмена информацией канала, второй и третий входы второго межоритарного элемента и прямой выход третьего триггера являются соответственно входами-выходом обмена управлякяцими сигналами канала, первый и второй входы и управляющий выход формирователя сигналов являются входами и выходом синхронизации каналов, тактовый вход второго триггера и вход сброса седьмого триггера являются первым управляющим входом устройства, индикаторным и управляющим выходами и вторым управляющим входом которого являются соответственно выходы шестого и седьмого триг гера и четвертый вход элемента

2И-2И-2ИЛИ-НЕ, другие входы первого и второго коммутаторов и выходы информационного регистра являются соответственно„ адресными и информационными входами и информационными выходами устройства.

1г1ы зз

gu . t °

$J

$Ф

$$

$б

$Р

ВНИИПИ Заказ 908/57 Тирам 544 Подиисиое

Филиал ППП "Патент™, r. Ужгород, уи. Проектиам, 4