Устройство для формирования интегральных характеристик модулярного кода

Устройство для формирования интегральных характеристик модулярного кода

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и предназначено для использования в цифровых устройствах , -реализующих, немодульные операции над числами, представленными в модулярной системе счисления. Изобретение позволяет расширить функциональные возможности устройства за счет формирования ранга ядра и коэффициентов полиадического представления чисел. Устройство содержит К информационных входов (к - число модулей системы счисления), управляющий, тактовый и установочный вводы, К входных регистров, (К-1)-разрядный счетчик, (К-2)-разрядный регистр, триггер, блок преобразования модулярного кода в константы сужения кода, состоящий из К групп постоянных запоминающих блоков и (К-1) групп элементов ИЛИ, блок суммирования вычетов , счетчик, элемент ИЛИ, блок из (К-2) элементов И, блок хранения констант , регистр, регистр ядра числа, корректор ядра числа, триггер поправки знака, блок регистров полиадического кода, блок счетчиков ранга числа, счетчик корреки 1и ранга числа , сигнальный выход, выход полиадического кода и выходы ядра, ранга и поправки знака числа устройства. 1 з.п. ф-лы. 2 ил. (Л % ю О) vl

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

Шф G06F502

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Ii) ., . Л

О

С

>ей

ГОсудАРстненный КОмитет сссР по делАм изОБРетений и ОТКРытий (21 ) 3767747/24-24 (22 ) 13. 07. 84 (46) 07.03.86. Бюл. У 9 (71) Научно †исследовательск институт прикладных физических проблем им.. акад. А.Н. Севченко (72) А.А. Коляда, В.К. Кравцов и В.В. Ревинский (53) 681.325.53(088.8) (56) Авторское свидетельство СССР

Ф 898418, кл. G 06 F 5/02, 1982.

Авторское свидетельство СССР

Р 968802, кл. G 06 F 5/02, 1981. (54) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ ИНТЕГРАЛЬНЫХ ХАРАКТЕРИСТИК МОДУЛЯРНОГО

КОДА (57) Изобретение относится к вычислительной технике и предназначено для использования в цифровых устройствах, реализующих немодульные операции над числами, представленными в модулярной системе счисления. Изобретение позволяет расширить функциональные возможности устройства за

„„SU„„1216777 А счет формирования ранга ядра и коэффициентов полиадического представления чисел. Устройство содержит К информационных входов (К вЂ” число модулей системы счисления), управляющий, ° тактовый и установочный вводы, К входных регистров, (К-1)-разрядный счетчик, (К-2)-разрядный регистр, триггер, блок преобразования модулярного кода в константы сужения кода, состоящий из К групп постоянных запоминающих блоков и (К-1) групп элементов ИЛИ, блок суммирования вычетов, счетчик, элемент ИЛИ, блок из (К-2) элементов И, блок хранения констант, регистр, регистр ядра числа, корректор ядра числа, триггер поправки знака, блок регистров полиадического кода, блок счетчиков ранга числа, счетчик коррекции ранга числа, сигнальный выход, выход полиадического кода и выходы ядра, ранга и поправки знака числа устройства.

1 з.п. ф-лы. 2 ил.

Риис

1216777

Изобретение относится к вычислительной технике и предназначено для использования в цифровых устройствах„. реализующих немодульные операции над числами, представленными в модулярной системе счисления.

Цель изобретения — расширение функциональных возможностей устройства путем формирования ранга, ядра и коэффициентов полиадического «О представления чисел.

На фиг. 1 представлена структурная схема устройства для формирования интегральных характеристик модулярного кода; на фиг. 2 — выполнение «э блока преобразования модулярного кода в константы сужения кода.

Устройство содержит К -информационных входов 1 устройства (К вЂ” число модулей системы счисления),, управляю- И щий вход 2 приема кода, тактовый вход 3, установочный вход 4 устройства, К входных регистров 5, кольцевой (К-1)-разрядный счетчик 6, (К-2)разрядный регистр 7, триггер 8, 25 блок 9 преобразования модулярного кода в константы сужения кода, блок 10 суммирования вычетов, счетчик 11, элемент 12 ИЛИ, блок 13 из (К-2) элементов И, блок 14 хранения Зб, констант, вспомогательный регистр 15., регистр 16 ядра числа, корректор 17 ядра числа, триггер 18 поправки знака, блок 19 регистров полиадического кода, блок 20 счетчиков ранга числа, счетчик 21 коррекции ранга числа, сигнальный выход 22 устройст— ва, выходы 23 полиадического кода устройства, выходы 24-26 соответственно ядра, ранга и поправки знака 41 числа устройства.

Блок 9 преобразования модулярного кода в константы сужения кода содержит К групп постоянных запоминающих блоков 2? и (К-1) групп элементов 28 ИЛИ.

Постоянный запоминающий блок 27 обладает емкостью m слов, разрядность которых составляет b к-.«+ «

«11pg m ;,, бит. В память постоянного запоминающего блока 27 по апресу с(;ф,1,...,m — 1 записывается кон I станта

Блок 14 хранения констант выполнен на основе долговременного запо45 минак1щего устройства емкостью 2 слов разрядностью 2+Ъ +hз бит (Ь=

=1log ш(, Т =11о ; (К-l)1, i=2,3), 1, =«3-а m m«. °

В память блока 14 хранения кон1 стант по адресу Ц2 ь+ 2 +X записан набор констант л

«,"„„(И.,Х)=

В QcTRJIbHblx случаях ч

tIIl J I - j 1 (1

М, Где М1 = 1.1=«1 m„ m, ° .. к к упо

1 рядоченные по убыванию основания мо дуэ яэнои сисгемы счисления (ш*К через 1 Х) обозначается наименьший неотрицательный вычет, сравнимый с величиной Х по некоторому модулю Р

1 Г

У

«.Х1 и «Х вЂ” соответственно ближайшие к Х слева и справа целые числа.

Адресный вход с номером -i блока 9 подключен к выходу соответствующего входного регистра 5, i-й выход — к одноименному входу блока )0 суммирования вычетов, à J-й управляющий вход подключен к выходу (J-1}-го

paspяда (K-1)-разрядного счетчика 6 (i=1,2,...,K; )=1,2,...,К-1; разряды нумеруются начиная с "0"}.

Блок 10 суммирования вычетов предназначен для сложения по модулю

m max (j(mJ 1) за Т=) 1о8 К(тактов (1 g (2 3,.;.,К наборов из К вычетов по модулю m. Блок 10 имеет Т вЂ каскадную структуру и реализован на реГистрах и сумматорах по модулю m.

Блок 19 регистров полиадического кода содержит три регистра для хранения трех младших цифр кода. Информационный вход и выход.i-го регистра .,2, 3) подключены соответственно (;=1 к i-м информационному входу и выходу блока 19, а управляющий вход приема кода — к i-му управляющему входу блока 1 регистров. Блок 20 счетчика

19 ранга числа состоит из счетчиков по модулям m<„m,... m . Счетный вход счетчика по модулю m подключен к

I+ I1

i-му счетному входу блока 19, управляющий вход приема кода — к х-му управляющему входу блока; а выход является i-м выходом блока 20. Инфор— мационные входы всех счетчиков объединены и подключены к информационному входу блока 20 счетчиков.! 2

О, gcnu j =о

5„„= к! . +х,если j t p;

1 Q 1

), если j =о л а„„Q

1К -- (х!

Корректор 17 ядра числа по входл ным величинам «1„Q (0,1,...,m,-1) и

8„6(0, 1, постуйающим соответственно на второй и первый входы, определяет ядро 1„числа по формуле

1к "к к

Корректор 17 ядра числа может быть реализован с помощью (l+b )-разК рядного вычитателя, или постоянного запоминающего устройства емкостью

m < слоев разрядностью (1+як) бит, . где bz=)logjam к(.

Рассмотрим работу устройства для формирования интегральных характеристик модулярного кода. По сигналу, поступающему на управляющий вход 2 устройства, во входные регистры 5 и (К-1)-разрядный счетчик 6 через информационные входы 1 и установочный вход 4 устройства поступают соответственно модулярный код (L, ?,,...,L,K) исходного числа 6{0,1,... ...,М-1» (Ly= (А) m,, i= !, 2,...,Ê и двоичный код единицы, после чего начинается первый такт операции формирователя интегральных характеристик модулярного кода числа А.

Остаток O(; с выхода регистра 5 через блок 9 преобразования модулярного кода в константы сужения кода поступает на адресные входные шины соответствующего запоминающего блока 27, на управляющий вход выдачи кода которого с выхода (К-1)-разрядного счетчика 6 подается сигнал 8„-1 для всех i=1,2,...,К; j=1,2,...,К-1.

Так как на первом такте работы устройства среди сигналов B, &„,... ..., &к единичным является лишь сиг— нал бе, то на выходах блока 9 сформируется набор констант

U„=(q„(L„), 3 „(LP),...,q,(L)), считанный из памяти постоянных запоминающих блоков 27. Компоненты набора U передаются в блок 10 суммирования вычетов, который по истече)6777

4 нии очередных Т тактов определит величину

К а,„= Е q,,(L,).

На каждом такте работы устройства по сигналу, подаваемому на так то вый вход 3 устройства, содержимое счетчика 6 сдвигается на один бит по направлению к старшим рядам, а содержимое счетчика 11 увеличивается на единицу. В результате этого на J-м такте ()=2,3,...,К-1) в блоке 9 сработают постоянные запоминающие блоки 27, и в блок 10 суммирования поступает набор вычетов

UJ (1 (I-1) q4{12) q3(LJ 1)

О,...,0). 4

Суммируя констаты набора U, блок 10 по истечении (Т+))-ro такта получает велнчину

5i)

3 (1;)

I= 1

На (Т+1 }-м такте в единичном состоянии находится Т-й разряд счетчика 6, поэтому на этом этапе счетчик 1! будет обнулен, а на (Т+2)-м такте в нулевое состояние установятся триггеры 8 и 18, так как на нулевые их входы поступает сигнал & =1.

В этот же момент сигнал б„-+„ =1 через второй вход элемента 12 ИЛИ пройдет на управляющий вход блока 19 регистров и управляющий вход приема кода блока счетчиков 20. В результате в блок 19 регистров через первый информационный его вход с вйхода соответствующего регистра 5 поступает остаток L совпадающий с первой

40 цифрой а1 полиадического кода числа А, а в блок счетчиков 20 и регистр 16 с третьего и четвертого выходов блока 14 хранения констант поступают соответственно третья и четвертая константы набора величин ! формируемого согласно соотйошениям (,2-6) блоком 14 ко входным величинам И.„,,)=0 и Х, поступающим соответственно с выходом блока 10 суммирования вычетов, счетчика ll u вспомогательного регистра 15 (значение величины Х на данном такте несу55

Величина 7 записывается также в регистр 16 ядра. Согласно изложенному, на (T+j+2) — ì такте (j=l 2,...

1216777...К-2) из памяти блока 14 хранения констант будет считан набор констант

1 л Л . + (QJv$ s g J+j). 8» Js » J y к-!+1 ь, >Q=Q

Так как на рассматриваемом такте сигналБ =1, где Ь;,.=(Т+т+1l К-l, то

А, — -- - —." --ас величина а К „ с третьего выхода блока 14 будет передана в (К-j+1)-й !и счетчик блока 20 через информационный его вход, если j4K-2, и в третий регистр блока 19 при j=K-2, величина „ < с четвертого выхода блока !4 передается в регистр 15, а также во второй регистр блока 19, если j=K-2, Отметим, что величины ч и а>, полую чаемые сттответственно на третьем и четвертом выходах блока 14 хранения констант в (Т+К)-м такте работы устройства (j =K-2 ), являются соответственно второй и третьей цифрами полиадического представления числа А, л Л т. е. а = у„а =аз. и

;Признак 8» с первого выхода блока 14 подается на единичный триггер 8 и вход установки в "0" регистра 7, после чего в него записываются содержимое соответствующих разрядов счет-..1О чика 6, а величина $,,, вырабатываемая на втором выходе блока 14, поступает на вторые входы элементов И блока 13. Если Ю „- =0 то и S „ =О, поэтому в данном случае на выходах всех элементов И, блока 13 отсутствует единичный сигнал, благодаря чему содержимое счетчиков блока 20 и счетчика 21, регистра 16 и триггера 18 останется неизменным, а в (К-j-3)-й

40 разряд регистра 7 с выхода Z;+ 1-го разряда счетчика б поступает

Предположим теперь, что 6 =8» „ =, ...,= g-J+a=0,а G;т=1, 0 1„(К-2 {существование Указанного 1,т следУет

45 из того, что в рамках реализуемого алгоритма всегда & =!). Тогда на

z (Т+) +2)-м такте операции в старших ! разрядах регистра 7 будут записаны .единицы (первый маркирующий код), вследствие чего на выходах блока 13

5О элементов И с номерами К-j-l,...,Ê-3 и К-2 формируются соответственно поправки знака числа 6»-,1+,,,: H" к — т и ОК, равные полученной на втором выходе блока 14 хранения констант величине 8 »,„ . Поправка подается на счетный вход 9» счетчика 31 для коррекции ранга, первый вход корректора 17 ядра единичный вход триггера 18 поправки знака числа и первый вход элемента 12 ИЛИ. Если 6»=1, то корректор 7 ядра числа произведет

Р коррекцию содержимого g регистра 16

К и полученное, таким образом,. значение ядра К числа А с выхода корректора 17 запишется в регистр lá ядра, так как в данный момент на его управляющий вход ттриема кода с выхода элемента 12 ИЛИ поступает ециничный сигнал, в счетчике 21 сформируется ранг числа А по формуле Р =(-- )+ к Из К

+ 8», а в триггер 18 запишется поп-: равка 6» . Если 9 =О, то указанные действия не выполняются. В этом случае в регистре 16, триггере 18 и счетчике 21 находятся искомые значения соответствующих интегральных характеристик модулярного кода. Так как на рассматриваемом (T+j +2)-м ! такте операции сформированный на первом выходе блока 14 хранения констант признак $ . =1, то .регистр 7 к-Jf обнуляется, после чего на его вхо- ды подается содержимое соответствуюших разрядов счетчика б, а триггер 8 установится в единичное состояние, сигнализируя тем самым посредством выхода 22 устройства о том, что на выходах 24-26 устройства сформированы соответственно ядро7, ранг .Р и поправка знака числа 6>», отвечающие исходному числу А.

Если j > 1, то наряду с описанным действиями на (7+j +2) м такте поправки @к- +1 (=2,3,...,) -! ) с выхода (К-j-1)-го элемента И блока 13 поступает на счетный вход (К-j — 1)-го счетчика блока 20 и после коррекции его содержимого получается (К-j+2)-я цифра полиадического кода числа А

{а t(-r+z-1а»-J..т +9„„.+„1пт y.- „,, остальные цифры полиадического кода числа А формируются аналогично на последующих тактах работы устройства. Пусть среди признаков 6,6з,..., 6 единичные,значения принимают .тишь признаки 6 (т +» Jz ...,, 6 к-1 1, Где

О(,,,; j с,..., -2 содержатся единицы, вследствие чего

)2)6777 8 на )-м выходе блока 13 элементов И ()=К-,),,-2, ) - j>-3,...,К-)„+, — 1) формируется поправка знака числа 8„. > равная величине Б), 1„+), полученной на втором выходе блока 14 хранения констант. Поправка 8;z поступает на счетный вход (j+3)-ro счетчика бло-. ка 20, где формируется ()+3)-я цифра, полиадического кода числа А по прави-! лу а 3=1 1„. + -)ш 3 После коррек

J 4-3- ° + ции на (Т+К)-м такте содержимых соответствующих счетчиков и получения второй и третьей цифр полиадического

\ кода числа А во втором и третьем регистрах блока 19 процесс формирования полиадического кода числа А завершается. Значения цифр а„,а,...,а< снимаются с выходов 23 устройства и на этом операция формирования интегральных характеристик модулярного кода числа А заканчивается.

Ф о р м у л а и з о б р е т е н и я

1. Устройство для формирования интегральных характеристик модулярного кода, содержащее K входных регистров, входы которых являются информационными входами устройства, блок преобразования модулярного кода в константы сужения када, блок суммирования вычетов, блок из (К вЂ” 2) элементов И, элемент ИЛИ и триггер поправки знака, выход которого является выходом поправки знака устройства, отличающее с я тем, что, с целью расширения функциональных возможностей путем формирования ранга, ядра и коэффициентов полиадического представления чисел, в него введены (К-1)- разрядный счетчик, (К-2)разрядный регистр, триггер, счетчик, блок хранения констант, вспомогательный регистр, .регистр ядра числа, корректор ядра числа, блок .регистров полиадического кода, блоков счетчиков ранга числа и счетчик коррекции ранга числа, выходы К входных регистров соединены с адресными входами блока преобразования модулярного кода в .константы сужения кода, управляющие входы которого подключены к соответствующим выходам (К-1)-разрядного счетчика, а выходы — к соответствующим входам блока суммирования вычетов, входы (К-2)-разрядного регистра соединены с соответствующими выходами (К-1)-разрядного счетчика, 50

55 ядра числа устройства, выход элемента ИЛИ подключен к входу приема кода регистра ядра числа, управляющие входы К, входных регисТров и (К-1)— разрядного счетчика объединены и подключены к управляющему входу устройства, счетные входы счетчика и (К-1)-разрядного счетчика объединены и подключены к тактовому входу а вход установки в "0" объединен с единичным входом триггера и подключен к первому выходу блока хранения ,констант, первый, второй и третий входы которого подключены к вь ходам соответственно блока суммирования вычетов, счетчика и вспомогательного регистра, первые входы блока из (К-2 ) элементов И соединены с соответствующими выходами (К-2)- разряд- ного регистра, вторые входы объединены и подключены к второму выходу блока хранения констант, первые выходы подключены к соответствующим входам блока счетчиков ранга числа, а второй выход соединен с единичным входом триггера поправки знака, первым входом корректора ядра числа и первым входом элемента ИЛИ,. второй

2р .вход которого объединен с нулевыми входами триггера поправки знака и триггера, управляющими входами блока регистров полйадического кода и счетчика коррекции ранга числа и подключен к соответствующему выходу (К-1)-разрядного счетчика, другие управляющие входы блока регистров полиадического кода и управляющие входы блока счетчиков ранга числа

ЗО подключены к соответствующим выходам (К-1) разрядного счетчика, первый информационный вход блока регистров полиадического кода, информа-. ционные входы блока счетчиков ранга

35 числа и счетчика коррекции ранга числа,объединейы, и подключены к треI тьему выходу блока хранения констант, второй информационный вход блока регистров полиадического кода, вход вспомогательного регистра и первый вход регистра ядра числа объединены и подключены к четвертому выходу блока хранения констант, третий информационный вход блока регистров

45 полиадического кода подключен к выходу первого входного регистра, второй вход регистра ядра числа соединен с выходом корректора ядра числа, второй вход которого соединен с выходом регистра ядра числа и выходом

9 устройства, информационный вход (К-1}-Разрядного счетчика соединен с установочным входом устройства, выход триггера является сигнальным выходом устройства, вход установки в "0" счетчика подключен к соответствующему выходу (К-1)-разрядного счетчика, а выходы блока регистров полиадического кода и блока счетчиков ранга числа являются выходами полиадического кода устройства.

2. Устройство по п. 1, о т л ичaþще е с я тем, что блок преобразования модулярного кода в константы сужения кода состоит иэ К групп постоянных запоминающих бло.ков и (К-1) групп элементов ИЛИ, ад1б777

10 ресные входы постоянных запоминающих блоков каждой группы объединены и подключены к соответствующим адресным входам блока преобразования модулярыого кода в константы сужения кода, управляющие входы постоянных запоминающих блоков одного порядкового номера каждой группы объединены и подключены к соответствующим управ10 лжощим входам блока Преобразования модулярного кода в константы сужения када а выходы постоянных запоминающих блоков каждой группы подключены к соответствующим группам элементов

ИЛИ, выходы которых соединены с со" ответствующими выходами блока преобразования модулярного кода в константы сужения кода, 1216777

Составитель Л. Захарова

Техред М. Надь Корректор С, Шекиар

Редактор П. Коссей

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

Заказ 1001/58 Тираж 673 подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5