Матричный вычислитель функции @

Матричный вычислитель функции @

Иллюстрации

Показать все

Реферат

 

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

1511 G 06 F 7/544

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3763143/24-24 (22) 29.06.84 (46) 07.03.86.Бюл. Р 9 (71) Институт проблем моделирования в энергетике АН УССР и Киевский ордена Трудового Красного Знамени институт инженеров гражданской авиации (72) В.А.Гуляев, А.И.Стасюк, Ф.Е.Лисник и А.И.Гузенко (53) 681.325 (088.8) (56) Пухов Г.E., Евдокимов В.Ф., Синьков М.В. Разрядно-аналоговые вычислительные системы. М.: Советское радио, 1978, с.254.

Авторское свидетельство СССР

11 885998, кл.G 06 F 7/552, 1980.

Стасюк А.И. Однородные многофункциональные матричные процессоры. (Препринт AH УССР, Институт электродинамики,11 - 351). Киев, 1983, с.13, рис.3.

„,Я0„„1216779 А (54) МАТРИЧН11Й ВИЧИСЛИТЕЛЬ ФУНКЦИИ (57) Изобретение относится к вычислительной технике и позволяет с небольшими аппаратурными затратами осуществить вычисление функции вида

X.

d.= — Вычислительный процесс в вычислителе организован параллельно на комбинационных элементах, что позволяет обеспечить высокое быстродействие вычислителя. Вычислитель содержит вычитатель 2, два сумматора 1, И -1 арифметических блоков

3, где Н вЂ” разрядность представления аргумента, h --1 сумматоров-вычитателей первой 4 и второй 7 групп, И-2 дешифраторов 5, и -1 одноразрядных мультиплексоров 6, h -1 группу элементов И. Значения аргумента Х и коэффициента поступают на входы

9 и 10 вычислителя. Результат вычислений М образуется на выходах 11 разрядов результата. 2 ил.

1216779

1 о

3

>)

5

0 в

0 (2) ! хе

v о>. = (1) 1 (2)

,>

О, а

>> Э

;<(=а а

4 Э о, а

2

p; X ч 3 2 1

X: °

3 2 х хх

Х Х )<

Э х X

4 х

2. 1

oL о(9 Э 2. 1

o(=о(o(Ы

432.1

Ы o(Ыo( >, в

oL et.

oL а

2 1 > аа з а а

2 о. а

50 ч

1X )о х - г -о(.- > " .= ч<21

> O,x <0, ч(г) ч

v(2) ч

g,х (0

Изобретение относится к вычислительной технике.и может быть использовано автономно или в качестве специализированного процессора в составе многопроцессорных вычислительных систем, предназначенных для реализации вычислительного процесса в натуральном масштабе вре мени.

Цель изобретения — сокращение затрат оборудования.

На фиг.) показана функциональная схема предлагаемого устройства для случая, когда )т 5; на фиг.2 — функциональная схема арифметического блока.

Устройство (фиг.)) содержит два сумматора 1, вычитатель 2,()- -1) арифметических блоков 3,(» — 1) сумматоров-вычитателей 4 первой группы .> (» -2 ) дешифраторов 5, ()-) -1) одноразрядных мультиплексоров 6, ()т -)} сумматоров-вычитателей 7 второй группы 3,{)) -1) группу элементов

И 8, входы 9 и 10 разрядов аргумента и коэффициента устройства соответственно, выходы 11 разрядов результата устройства.

Арифметический блок 3 (фиг.2) состоит из сумматора 12, первого и второго сумматоров-вычитателей

l3 и )4 соответственно и ключа 15.

Работа устройства для вычисления зависимости вида

Я = c>) осуществляется следующим образом.

Представим выражение (!) в разv ччч Х рядной форме C ) 7 как х х — а ао(=й, 3 2 ,гДе. X = X,X, Х,, X; o(о(Э

0 = О, (:), О,..., Π— разрядные векторы, представляющие собой разрядное иэображение чисел х,о(,,(( соответственно; разрядные матрицы, представляющие собой разрядное изображение х, а.,о() соответственно при )т = 4 (» — разрядность представления информации), Для организации вычислительного процесса неизвестного вектора о( запишем выражение (1) в развернутом виде при )т = 4 как

2 1 (1) " (г)

Х + Х х — à о(- î- o(.

Э г (1) <2) «) 1 (3)

Х х - о- о(. — о. о(— о с г 3 q 4 1(.)) 3<2) г <э) 2(4)

Х + Х Х + Х Х - 0, oL - а о(. — а о(- с< о(4 4(1) 4 2 Э(Э) 2 (4) 1 (5) х х - с< о(, — а oL. — а- d. - а Ы вЂ” а о<, 4 <Э) 3 (4) Z. (5)

x x X -ас — о.о(. — а. о>

4 (4) 3 (5)

-cad. - а Ы

4 (5} х -G.о . ч ()) где х — векторы формируемые

u(i) 1 Ч(2) 1 2 г как x = О,х ; x = 0,хх, 0,х;

25 V(>3) 1 3 2 3 Э х,=Охх, хх(), х

Ч(1) 1 i 2 (> i х,=0 хх, xx xx О

d. — комттоненты вектора (1) (2) (3) (>>)

-aL, о(., <)(,., о(., 30 определяемые как

3 Э (i) 1 > 1 > 3 i-1

<. (, = О(. Ы, сС Ы-, 0 Ф, о(= 0(. O(, cy. d., <)L ñ(,..., 0L o(, 0, с(.

/7, Представим компоненты о< в виде разрядных векторов и запишем рекуреитные выражения для вычисления первого разряда искомого вектора как

Ч<1) Ч

Х >0 ч(<))) 1 ч(1) -1ч ч(1) ч ч()

=i х - со<,ao( ч(>)" Ч

45 (3) ч <>)>> (,g ч<1) -3 v

<» g, Õ ) О ч(2) ч v(2) > <" <"

4- ч<,)> ч > — 1),<> ч<>) -Зч

-1,X (O > ()) г

Кторой компонент о(искомого вектора о(определяется как сумма

2 о(= Ы„ + <>(,по с)тедующим выражениям

1216779 ч (2) v х о ! (!)>! v (z)! — 1 Р ч(,2 (2= )(=х — 2 о, !(. ч (Х)

)О,X О г

) 1, о(, Л ()(Е.

1-,, «,=0, ) (2) Ег совместно с

1! v()!) (1* ° ч (Ъ) о! с (7)

И, наконец, каждый последующий компонент (х определяется как сумма ям

v(! )!

1,Х >О v(i) v(i — 1)!! -(i-1) V

01= „... Х =Х -г

О,х (0

x(" o o ! ! v

2. ч (, ) !! .

o,х <о (;)" v (!)! -(!-1) су v(i )

=Х -2 () Z „ ; (В) ! !

И(!)! () 1, Х >о

v (), Х" <О

1, с(, A ñ(, — 0 (1O) !

1, о(,Лс(.,=1, и И (1) -(+ г), ас). — 2 о-, ()(1=®г =0 ч "() -((+2) ч

& б + ?. Ъ О, ()). „= 1, О(= О, и(!) -(!+2) ч с" +г 7о,с(„=с =1 ч v(i+1) ас), ч ч) !-11

Ck д.

Параллельный процессор функционирует следующим образом. В исходном состоянии на первый вход 9 устройства, разряды с первого 9 по )1-й 9, подаются соответственно значения

1 !1 разрядов с первого х ло )1-й х изv вестного вектора х, а на вторую входЧ ную шину 10 подается значение а, и в схеме устройства протекает переходной процесс. После окончания переходного процесса в схеме, на выходах каждой !-й группы элементов

И 8 (1= 1,..., )1 — )) по выражения (2)

v(j) образуется )-й вектор х, который подается со сдвигом на ) разрядов в сторону младших разрядов, на вход второго операнда )-го арифметического блока 3. На выходе первого сумматора 1 образуется

v значение За, которое подается на вторые информационные входы всех одноразрядных мультиплексоров 6, на выходе второго сумматора 1 обрач зуя значение 7 а, которое подается на третьи информационные входы (2) -z V аД. - 2 Мч г=О

Ч ч(2)

О(()(2 (г, О(=1, О(-2-О;

Ч (2) -(! „2 ао(. +2 7о., совместно с выражениями! ч <(11 -(<1 г 2

+2, (=ж=о

V ч (2) -(!

О (!(-2 о (1=1! .2=0 () v(2) (, г

Od". +2 7А,d.„=М =1. ()(= <у,, с). по следующим выражени— (;-1) д ч(;) а с(e (g) ч ч(! ) -((+ 2) ч о,cl +2 о !с(1 —

В вычитателе 2 по выражения (3)

v(1) 1 ч(1) реализуется вычисление х = 2 х—

2 а ы, которое поступает на вход первого операнда первого арифметического блока 3. На выходе знакового разряда вычитателя 2 образуется значение М, которое подается

4 на первый разряд выхода 11 и на вход управления сложением-вычитанием первого блока 3 первого четырехвходового сумматора-вычитате.ля 3 и первых сумматоров-вычитате5О лей 4 и 7 первой и второй групп и управляющий вход первого одноразрядного мультиплексора 6. Если (!(= 1, то блок 3 и первые сумматоры-вычитатели 4 и 7 настраиваются

5 на вычитание, когда o(= О -„на сложение. Кроме того, при о(= 1 значение 3 а подается из выхода первого переключателя 6 на входы вторых

1216779

55 операндов сумматоров-вычитателей первой 4 и второй 7 групп соответственно. В первом сумматоре-вычитателе 4 первой группы по выражению (41 определяется значение

V vC>7 а (, которое подается со сдвигом на вход третьего операнда блока 3.

В первом сумматоре-вычитателе 7 второй группы по выражению (4)

"(г) определяется значение ao((1, которое подается со сдвигом на вход четвертого операнда первого блока 3 и на входы первых операндов сумматоров-вычитателей 4 и 7 перФ вой и второй групп. И, наконец, в первом блоке 3 по выражениям (5) и (6) вычисляется значение х(1 которое поступает на вход первого операнда второго блока 3. При этом на двух знаковых выходах первого блока 3 образуются значения второг го разрядами„и о „искомого вектора которые поступают на входы первого дешифратора 5 и выходы 11 второго разряда результата. В зависимости от того, на каком из трех выходов (начиная с первого) дешифратора 5 образуется "l", соответственно второй сумматор-вьтчитатель 4 первой группы или второй сумматорвычитатель 7 второй группы или второй блок 3 настраивается на вычитание (в противном случае на сложение), а на выходе второго одноразрядного мультиплексора 6 образуетv ч ся соответственно а, 3 а или 7 которое поступает со сдвигом на четыре разряда на входы вторых опеоандов сумматоров-вычитателей 4 и 7 первой и второй групп.Во втором сумматоре-вычитателе 4 по выражению (7) чС Ъ7 образуется ао . поступающее со сдвигом на два разряда на вход третьего операнда второго блока 3, а во втором сумматоре-вычитателе 7 второй группы по выражению (7)

V v(5) определяется значение а ь(, которое со сдвигом на два разряда поступает на вход четвертого операнда второго блока 3 и входы первых операндов третьих сумматоров-вычитателей 4 и 7 первой и второй групп.

Аналогично во втором блоке 3 по выражениям (8) и (9,1 определяется

Ч(3)1 значение х, поступающее на вход первого операнда третьего блока 3.

10 15

Кроме того, на выходах двух знаковых разрядов второго сумматора-вычитаз з теля 3 образуются значения g поступающие на выход 11 третьего разряда результата и на вход второго дешифратора 5. На одном из трех выходов второго дешифратора 5 образуется единичный сигнал, который настраивает третьи блок 3 и сумматоры-вычитатели 4 и 7 по выражениям (10) и (11)на сложение и вычитание, а третий одноразрядный мультич плексор 6 — на выдачу значения а, v ч

За или 7а . Аналогично, в каждом

1 -и сумматоре-вычитателе 4 и 7 по .ч выражению (ll) определяется о1 ( ст v(;1 и ao(, a в 1-м блоке 3 по выражеч (11Ц киям (8) и (9) вычисляются х поступающие на вход первого операнда (1 +1) -ro блока 3, а также, вычисляетI ся значение j-ro разряда o(,, o( поступающее на i-й разряд выходной шины 11„, 11> И, наконец, в последних сумматорах-вычитателях 4 и 7 по выражению (11) вычисляются

v

v 1 г 2 3 3 1 1 h с(. =д-, Ы1++,0(1 "+z "1 1 с г формулаизобретения

Maтричный вычислитель функции

< х содержащий вычитатель два сумматора, h -1 групп элементов И, где h — разрядность аргумента, н -1 сумматоров-вычитателей первой группы, П â€ сумматоров-вычитателей второй группы, выход i --го сумматора-вычитателя второй группы (< =1,...,w-2) подключен к входу первого операнда (+1-го сумматоравычитателя первой группы, о т л ич а ю щ е е с я тем, что, с целью сокращения затрат оборудования, в него введены и -2 дешифраторов, И-1 одноразрядных мультиплексоров и h — 1 арифметических блоков, выход результата -ro арифметического блока соединен с входом первого

1216779

1О

20 операнда i+1-ro арифметического блока, вход первого операнда первого арифметического блока подключен к выходу вычитателя, вход первого разряда аргумента вычислителя соединен с первыми входами элементов

И групп, вход аргумента вычислителя соединен со сдвигом на один разряд в сторону младших разрядов с входом уменьшаемого вычитателя, К- входы 1-1-й группы элементов

И(=2,...,h; К = 2,..., j ) являются входами j --ых разрядов аргумента вычислителя соответственно, выходы элементов И j -1 группы подключен со сдвигом Hà j -1 разряд в сторону младших разрядов к входу второго операнда -1-го арифметического блока, выходы первого и второго знаковых разрядов которого подключены к входам -ro дешифратора, первый выход которого подключен к первому управляющему входу j -ro одноразрядного мультиплексора и к управляющему входу 1 -ro сумматора-вычитателя первой группы, второй выход

i -ro дешифратора подключен к второму управляющему входу 1 -го одноразрядного мультиплексора и к управляющему входу J -ro сумматора-вычитателя второй группы, третий, выход

J-го дешифратора подключен к третьему управляющему входу g --ro одноразрядного мультиплексора и к входу управления сложением-вычитанием

j-го арифметического блока, входы третьего и четвертого операндов ,1-1-го арифметического блока подключены к выходам 1 -1-х сумматороввычитателей первой и второй групп соответственно, выход i -ro сумматора-вычитателя второй группы подключен к входу первого операнда

1+1-го сумматора-вычитателя второй группы, выход 1 — 1-го одноразрядного мультиплексора подключен со сдвигом на .+1 разряд в сторону младших разрядов к входам вторых операндов j --х сумматоров-вычитателей первой и второй групп, выход знакового разряда вычитателя подключен к входу управления сложением-вычитанием, входу первого арифметического блока и к управляющим входам первого одноразрядного мультиплексора, первых сумматоров-вычитателей первой и второй групп, вход первого операнда первого сумматора соединен со сдви25

55 гом на один разряд в сторону старших разрядов с входам второго операнда первого сумматора, со сдвигом на два разряда в сторону старших разрядов — с входом первого операнда второго сумматора, со сдвигом на два разряда в сторону младших разрядов — с входом вычитаемого вычитателя и с входами вторых операндов сумматоров-вычитателей первой и второй групп, с первыми информационными входами всех одноразрядных мультиплексоров и являет-. ся входом значения коэффициента устройства, выход первого сумматора подключен к входу второго операнда второго сумматора и к вторым информационным входам всех одноразрядных мультиплексоров, выход второго сумматора подключен к третьим информационным входам с второго по h -1-й одноразрядных мультиплексоров, выход знакового разряда вычитателя является выходом первого разряда значения результата устройства, выходы первого и второго энаковьж разрядов,j — 1-ro арифметического блока является выходом 1-го разряда значения результата устройства, причем каждый арифметический блок содержит сумматор, входы первого и второго операндов которого являются одноименными входами блока, первый сумматор-вычитатель, выход знакового разряда которого является выходом первого знакового разряда блока, ключ, второй сумматорвычитатель, вход управления сложением-вычитанием которого соединен с выходом знакового разряда первого сумматора-вычитателя и управляющим входом ключа, выход которого подключен к входу первого операнда второго сумматора-вычитателя, выход знакового разряда и результата которого являются выходом второго знакового разряда и результата блока соответственно, вход второго операнда второго сумматора-вычитателя подключен к выходу первого сумматора-вычитателя, вход первого операнда которого подключен к выходу сумматора, вход управления сложением-вычитанием и вход второго операнда первого сумматора-вычитателя и информационный вход ключа являются входом управления сложением-вычитанием и входами третьего и четвертого операндов блока соответственно.

121б779

11г

1z

11

Щиг. 7

С ос тав ит ель А. Ушаков

Редактор П.Коссей Техред M.Íàäü Корректор Т.Колб

Закаэ 1001/58 Тираж 673 Подписное

БНИИПИ Государственного комитета СССР по делам иэобретений и открытий

113035, Москва, Ж-35, Раушская наб,, д,4/5

Филиал ППП "Патент", г,Ужгород, ул. Проектная, 4