Синхронный делитель частоты на 12

Синхронный делитель частоты на 12

Иллюстрации

Показать все

Реферат

 

Изобретение относится к цифровой технике и может быть использовано при построен ии цифровых синтезаторов частоты. Устройство содержит четыре 1К-триггера 1, 2, 3 и 4, элемент 5 И, шину 6 логической 1,- тактовую шину 7, шину, 8 сброса и выходные шины 9 и 10. В устройстве используется меньшее число блоков и связей, чем обеспечивается повышение его надежности работы при одновременном упрощении устройства,. В описании приведены, временные диаграммы работы устройства. 2 ип. (Л С tc to

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„1221747 (59 4 Н 03 К 23 24

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Фиг.1

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3791527/24-21 (22) 13.09.84 (46) 30.03.86; Бюл. ¹ 12 (72) В.И.Мяснов (53) 621.374.44(088,8) (56) Авторское свидетельство СССР № 501484, кл. Н 03 К 23/24, 1975.

Будинский Я. Логические цепи в цифровой технике /Под ред. Б.А.Калабекова, M. Связь, 1977, с. 245, табл. 6. Зв, М12. (54) СИНХРОННЫЙ ДЕЛИТЕЛЬ ЧАСТОТЫ

НА 12 (57) Изобретение относится к цифровой технике и может быть использовано при построении цифровых синтезаторов частоты. Устройство содержит четыре IK-триггера 1, 2, 3 и 4, элемент 5 И, шину 6 логической "1",тактовую шину 7, шину, 8 сброса и выходные шины 9 и 10. В устройстве используется меньшее число блоков и связей, чем обеспечивается повышение его надежности работы при одновременном упрощении устройства. .

В описании приведены. временные диаграммы работы устройства. 2 ил.

1221

Изобретение относится к цифровой технике и может быть использовано при построении цифровых синтезаторов частоты, цифровых часов, счетчика месяцев электронного цифрового календаря, и т.п.

Цель изобретения — повышение надежности работы устройства за счет. сокращения числа элементов и цепей, что одновременно приводит к его )О упрощению.

На фиг. 1 приведена функциональная схема синхронного делителя частоты на 12; на фиг. 2 — временные диаграммы его работы.

Синхронный делитель частот на 12 содержит четыре IK-триггера 1, 2, 3 и 4, элемент И 5, шину 6 логической «1", тактовую шину 7, шину 8 сброса и выходные шины 9 и 10. 20

Счетные входы всех IK-триггеров

1, 2, 3 и 4 соединены с тактовой шиной 7 устройства, входы R всех

IK-триггеров 1, 2, З,и 4 соединены. с шиной 8 сброса устройства, выходы 25 четвертого IK-триггера 4 являются выходными шинами 9 и 10 устройства, I- и К-входы первого IK-триггера 1 и К-входы второго и третьего IKтриггеров 2 и 3 соединены с шиной 6 Ç0 логической «1«. Прямые выходы первого и третьего IK-триггеров 1 и 3 соединены соответственно с первым и вторым входами элемента И 5, выход которого соединен с I- и К-входами четвертого IK-триггера 4.I-входвторого IK-триггера 2 соединен с инверсным выходом третьего IK-триггера З,I-вход которого соединен с прямым выходом второго IK-триггера 2. 40

»Д«Q «»0«, g flpll . Q «О«

9 1 4

На основании логических уравнений для I- и К-входов IK-триггеров состояния входов будут следующими:

=«1« I -tl1tt I -lfp» I =Tlptf °

2 1 9 1 4

tt) tf ° K») Tt ° K tip»

2 9

По первому тактовому импульсу на шине 7 первый и второй триггеры

1 и 2 переключатся в состояние логической «1", а третий и четвертый

IK-триггеры не изменят своего состояния (фиг. 2, при i=-l). Прн этом состояния выходов равны:

=«) «

Ц «lt) tt г

Д =«0«

° t9 t

Q =«О«

Изменятся и состояния входов:

Х =«1» I «tl) lf ° I «tl)tt Т =«0»

К 1.К2 1.К9 ).К4 0

9 4

В результате по следующему, второму, тактовому импульсу, поступившему по тактовой шине 7, синхронный делитель частоты на 12 перейдет во второе состояние (фиг ° 2, при

i=2),которое будет характеризоваться следующими значениями выходов и входов IK-триггеров:

Q «О».

I =«0»

К =«0«.

Л Tp». g »)». и 1 и ° I lfp«, I tlplt, 2 1 9

«TT ) « ° K «1 « . К «) If, 2 третьем такте (фиг. 2 состояния выходов и в

Q4

If

К, В

i=3) при ходов равны:

Q ««1«

I «ti1«

««) И °

Q -«0«

Х ««1«.

Э

tl ) lt, г

Q =«0«

I =«О";

К =«О«.

Q =ttpfl °

9 1

=«0 fl °

К =«1« °

747 1 левое положение. При этом состояния выходов равны (фиг. 2, прн i=p):

На фиг. 2 обозначено: а — входной сигнал на тактовой шине 7; б — сиг . нал Q на прямом выходе первого IK) триггера 1; в — сигнал Q на прямом выходе второго IK-триггера 2, г— сигнал И, на прямом выходе третье 9 го IK-триггера 3; д - сигнал Q4 на прямом выходе четвертого IK-триггера 4.

Устройство работает следующим образом.

По сигналу "Сброс", поступающему в виде импульса по шине 8 сброса устройства, все IK-триггеры 1, 2, 3 и 4 синхронного делителя частоты

12 устанавливаются в исходное нуРассматривая далее таким же образом работу предлагаемого синхрон45 ного делителя частоты на 12 на IKтриггерах,. получим все состояния входов и выходов каждого IK-триггера 1, 2, 3 и. 4 при всех i согласно фиг. 2.

Таким образом, предлагаемое устройство осуществляет деление на

12 частот следования импульсов по шине 7 и при этом содержит меньшее

55 число блоков и связей чем устройство-прототип, чем обеспечивается повышение надежности работы при одновременном упрощении устройства.

221747

Составитель С.Клевцов

Редактор M.Ïåòðoâà Техред В.Кадар Корректор Л.Патай

Заказ 1620/59 Тираж 816 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

Э 1

Формула изобретения

Синхронный делитель частоты на

12, содержащий четыре IK-триггера и элемент И, счетные входы всех

IK-триггеров соединены с тактовой шиной устройства, входы R всех IKтриггеров соединены с шиной сброса устройства, I- и К-входы первого

IK-триггера соединены с шиной логической "1", выходы четвертого IKтриггера являются выходными шинами устройства, а прямые выходы первого и третьего IK-триггеров соединены соответственно с первым и вторым входами элемента И, выход которого соединен с I-входом четвертого IKтриггера, отличающийся тем, что, с целью повышения надежности работы при одновременном упрощении устройства, К-входы второго и третьего IK-триггеров соединены с К-входом первого IK-триггера, I-вход второго IK-триггера соединен

10 с инверсным выходом третьего IKтриггера, I-вход которого соединен с прямым выходом второго IK-триггера, К вЂ” вход четвертого IK - триггера соединен с выходом эле15 мента.