Устройство для разделения направлений передачи в дуплексных системах связи

Устройство для разделения направлений передачи в дуплексных системах связи

Иллюстрации

Показать все

Реферат

 

Изобретение относится к технике электросвязи и усовершенствует авт.св. № 1133675. Повышается помехоустойчивость при изменяющихся параметрах канала связи. Устройство содержит входной блок 1, коммутатор 2, два цифроаналоговых преобразователя (ЦАП) 3, |, аналогоцифровой преобразователь (ЦАП) 4,

СООЭ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (l 9) (l l) (5()4 Н 04 В 1/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (61) 1133675 (21) 3806723/24-09 (22) 30.10.84 (46) 07.04.86. Бюл. № 13 (7l) Новосибирский электротехнический :институт связи им. Н.Д. Псурцева (72) В.В.Лебедянцев и В.Б.Малинкин (53) 621.393.3(088.8) (56) Авторское свидетельство СССР

¹ 1133675, кл. Н 04 В 1/52, 1983. (54) УСТРОЙСТВО ДЛЯ РАЗДЕЛЕНИЯ НАПРАВЛЕНИЙ ПЕРЕДАЧИ В ДУПЛЕКСНЫХ СИСТЕМАХ СВЯЗИ (57) Изобретение относится к технике электросвязи и усовершенствует авт.св. № 1133675. Повышается помехоустойчивость при изменяющихся параметрах канала связи. Устройство содержит входной блок 1, коммутатор 2, два цифроаналоговых преобразователя (ЦАП) 3, 11, аналогоцифровой преобразователь (ЦАП) 4, формирователь 5 адреса, два блока

6, 10 памяти, генератор 7 управляющих импульсов, вычитатель 8, сумматор 9, блок 12 управления (BY) состоящий из источника 13 опорного напряжения, формирователя 14 интервала адаптации, накапливающего сумматора 15, триггера 16, двух эле1223373 ментов И 17, 20, реверсивного счетчика 18, ЦАП 19, адаптивный де.пнтель частоты 21, состоящий из счетчика 22, порогового блока 23, триггера 24, элемента ИЛИ 25 и блока

26 буферной памяти. Цель достигается введением делителя АДЧ 2! и

БУ 12. 2 з.п. ф-лы, 1 ил.

Изобретение относится к технике электросвязи, может использоваться в системах передачи данных для разделения направлений передачи и является усовершенствованием устрой- . ства по основному авт.св. 9 1133675.

Цель изобретения — повышение помехоустойчивости при изменяющихся параметрах канала связи.

На чертеже представлена струк-, турная электрическая схема предлагаемого устройства.

Устройство для разделения направлений передачи в дуплексных системах связи содержит. входной блок 1, коммутатор 2, первый цифроаналоговый преобразователь 3, аналого-цифровой преобразователь 4, формирователь 5 адреса, первый блок 6 памяти, генератор 7 управляющих импульсов, вычитатель 8, сумматор 9, второй блок

10 памяти, второй цифроаналоговый преобразователь 11, блок 12 управления, состоящий из источника.13 опорного напряжения, формирователя 14 интервала адаптации, накапливающего сумматора 15, триггера 16, первого элемента И 17, реверсивного счетчика

18, цифроаналогового преобразователя

19 и второго элемента И 20, адаптивный делитель 21 частоты, состоящий из счетчика 22, порогового .блока 23, триггера 24, элемента ИЛИ 25 и блока

26 буферной памяти.

Устройство работает следующим образом.

Работу предлагаемого устройства условно .можно разбить на процесс предварительной адаптации и процесс адаптивного разделения направлений передачи сигналов.

Процесс предварительной адаптации не отличается от процесса адаптации в известном устройстве и заключается в следующем..управляющий сигнал от конечного оборудования данных (не показан), подаваемый автоматически кпи вручную, поступает на коммутатор

2 и одновременно на второй блок 10 памяти. Данный сигнал обнуляет второй блок 10 памяти и подключает выход формирователя 5 адреса к входу первого цифроаналогового преобразователя 3 через коммутатор 2. Формирователь 5 адреса в цифровой форме выдает на вход первого цифроаналогового преобразователя 3 все используемые цифровые комбинации: а,,а,...а„.

Эти цифровые комбинации превращают- . ся первым цифроаналоговым,преобразователем 3 в напряжения U<,Ц,U>,...

Ug, которые подаются в ..канал связи.

Одновременно указанные напряжения преобразуются аналого-цифровым преобразователем 4 в соответствующие цифровые комбинации U (К„,ht), 1 (1 2 ) Up(Kq ht) и записываются в первый блок 6 памяти, причем по адресу а, записывается IJ„(K;at),по адресу а, Uz(Kzdt) no адресу

Un(Knat), где К„ — номер текущего отсчета. На этом процесс предварительной адаптации заканчивается и по сигналу от оконечного оборудования:: данных коммутатор 2 подключает выход входного блока к входу первого цифроаналогового преобразователя 3.

Одновременно снимается обнуляющий сигнал с второго блока 10 памяти.

Причем в процессе предварительной адаптации сигналы противоположной стороны должны отсутствовать.

3 1

Процесс адаптивного разделения передачи можно пояснить следующим образом.

Входной блок 1 преобразует входящий сигнал U;(t) в одну из кодовых комбинаций а1. Предположим, например, что первый момент времени входной блок 1 преобразует входящий сигнал U(t) в первую цифровую комбинацию а . Эта цифровая комбинация превращается первым цифроаналоговым преобразователем 3 в сигнал U, который подается в сторону противоположной станции. Одновременно из канала связи поступает сигнал У,, при-. чем на входе аналого-цифрового преобразователя 4 присутствует суммарный сигнал Ю, =У,+У,, который преобразуется аналого-цифровым преобразователем 4 в цифровую форму

g,(K„„ht)=U„(K„„at)+7 (К„ „ С) (1) и подается на первый вход вычитателя 8 (где n — номер предыдущего отсчета). Так как в сторону противоположной станции передается цифровая комбинация а<, то иэ первого блока

6 памяти выводится содержимое а„ ячейки памяти U<(К,at) и подается на второй вход вычитателя 8. На выходе вычитателя 8 результирующий сигнал имеет вид

М(К„„at)=,(К„„at) U,(К, at)= где Ь; =У,(К„+, д1)- — погрешность .

-ui(Kyat) компенсации.

Причем 01(К„+„вС) и U, (К, ) сигналы, характеризующие передачу цифровой комбинации а, в разные (К„, at u K at) моменты времени.

При постоянных параметрах канала связи значения a i на выходе вычитателя 8 имеют разные значения, не превьипающие шага квантования аналого-цифрового преобразователя 4, и разные знаки.

Результат вычитания с выхода вычитателя 8 складывают с содержимым ячейки памяти второго блока 10 памяти в сумматоре 9, тем самым восстанавливая форму принимаемого сигнала У(1), который затем преобразуется во втором цифроаналоговом преобразователе 11. Так, после первого такта на выходе сумматора 9 будет величина

223373

D (K„„at)=M<(K„„at)=Y, (K„„at )+

После m тактов (где m — - количество

5 тактов с момента начала работы) на выходе сумматора 9 будет величина

D;(K„,„at)= (К„,4 )+". ь; (4)

m =1

Величина Х Ь; может быть близка с- ° к нулю при постоянных параметрах канала либо отличаться от нуля при изменяющихся параметрах канала связи.

Для устранения сигнала недокомпенсации служит блок 12 управления и адаптивный делитель 21 частоты, Блок 12 управления выносит решение о наличии на входе приемника сигнала недокомпенсации и дает управляющий сигнал для новых условий перг ачи соответствующим изменениям амплитуды выходного сигнала передатчика.

С этой целью сигналы D;(K; gt ) подают в накапливающий сумматор 15, на выходе которого накапливается сигнал с величиной, равной и m Н

z(tl=r(Y3(kiьц Е ь;1,е awl"

= V>(>> at)

ЗО: =! jet pa< 1ц l ) (5)

ll где. K ьФ. - определяет ошибку недоJ il m компенсации

Ф определяет ошибку шумов квантования; определяет ошибку, порож-. . -- ("j ) дающую принимаемым сигАналаэируя выражение (5) для большого значения (НВ1000), нетруд4О но видеть, что знак суммы Z(t) опм ределяется знаком величины Е: ьУ

5 .которая в свою очередь зависит от знака сигнала недокомпенсации. Таким

45 образом, из-за случайного характера изменения знака и величины принимаемого сигнала и шумов квантования их. среднее значение близко к нулю.

Так как отсчеты сигнала -дй - имеют .одинаковый, знак, то при больших 0

50 и величина ".—, aWj существенно больше . значений первых двух слагаемых. Следовательно, знак сигнала Z(t) определяется знаком сигнала недокомпен55 сации, которая, в свою очередь, определяется направлением изменения параметров канала связи, например модуля входного сопротивления.

373 а тинного делителя 21 частоты определяется как (б) я ное значение 4 j фиксируется B 10

1 1 е1 а если

S 1223

Интервал адаптации (величину N) задает формирователь 14 интервала адаптации, по окончании которого

if знак величины Бяп д141 с первого

5 выхода накапливающего сумматора 15 фиксируется в триггере 16, а абсолют2 эьи эг 1,44!

z аw;! например, если .дф и20, О блоке 26 буферной памяти для управления коэффициентом деления адаптивного делителя 21 частоты.

Сигналы с выхода триггера 16 (ло- 15 гические 1 или О) открывают первый

44 элемент И 17 либо второй элемент

И 20 и пропускают на один из входов реверсивного счетчика 18 импульсы с выхода адаптивного делителя 21 ча- 20 стоты. Эти импульсы изменяют состояние реверсивного счетчика 18, тем самым изменяется код подаваемый на вход цифроаналогового преобразователя 19. Последний преобразователь

19 производит умножение опорного сигнала с выхода источника 13 опорного напряжения и цифровой комбинацией . с выхода реверсивного счетчика 18.

Выходной сигнал цифроаналогового 30 преобразователя 19, который является опорным сигналом для первого цифроаналогового преобразователя

3, изменяет амплитуду передаваемых отсчетов в противофазе изменения параметров канала связи. К примеру, если входное сопротивление кал нала связи увеличилось, то зр дФ

40 имеет положительный знак. Фиксируется логическая "1" в триггере 16, тем самым открывается первый элемент И 17 и тактовые импульсы прохОдят Ha () ВхОд реверсивнОГО 4> счетчика 18, в результате этого выходной сигнал цифроаналогового преобразователя 19 уменьшается, уменьшается опорное напряжение первого цифроаналогового преобразователя

3. и выходные сигналы уменьшаются

М л до тех пор пока величина

)к-1

"е становится равной "0".

Для увеличения скорости сходимос- 55 ти процесса компенсации сигналов ошибки служит адаптинншй делитель 21 частоты. Выходная частота адап!

4ч

2-4W4i = 4,44 f„,„° 1;/а где f — заданное значение тактовой частоты.

Таким образом, чем больше величина недокомпенсации, тем выше тактовая частота на выходе адаптивного делителя 21 частоты, что позволяет сократить время адаптации.

Поясним подробнее pro работу.

Тактовые импульсы с выхода генератора 7 поступают на вход счетчика

22, элемент ИЛИ 25. Триггер 24 находится в исходном (нулевом) состоянии, В блоке 26 буферной памяти и эафиксиРована величина ",.дФ, По

1ei J ° 0роговый блок 23 сравнивает состояИ иие счетчика 22 и иеличииы!T- 41"1

)и 1 с выхода блока 26 буферной памяти ° Как только состояние счетчика

22 достигает величины состояния блока 26 буферной памяти, на выходе порогового блока 23 появляется сигнал логической единицы, которая очередным (К+1)-м тактом записывается в триггер 24. Триггер 24 обнуляет . счетчик 22, в результате чего попадает сигнал с выхода порогового блока 23, и очередным (К+2)-м тактом возвращается в исходное состояние.

Таким образом, триггер 24 находится два такта f. в.единичном состоянии

Зг

M на интервале д41 и тем самым за41 2 1 прещает прохождение f на выход адаптивного делителя 21 частоты.

Формула изобретения

1. Устройство для разделения направлений передачи в дуплексных системах снязи по авт.св. 114 1133675, О т л и ч а ю щ е е с я тем, что, 7 с целью повыщения помехоустоичйвос-. ти устройства при изменяющихся параметрах канала связи, в него введены адаптивный делитель частоты и блок управления, первый, второй и третий выходы которого подключены -соответственно к дополнительному входу первого цифроаналогового преобразователя и к первому и второму входам адаптивного делителя частоты, выход которого соединен с первым входом блока управления, второй и третий входы которого соединены соответственно с выходом сумматора и выходом генератора управляющих импульсов, который подключен к третьему входу адаптивного делителя частоты.

2. Устройство по п. l, о т л ич а ю щ е е с я тем, что адаптивный делитель частоты содержит блок буферной памяти и последовательно соединенные счетчик, пороговый блок, триггер и элемент ИЛИ, второй вход которого соединен с первым входом счетчика, к второму входу которого подключен выход триггера, второй вход которого соединен с вторым входом элемента ИПИ, выход которого яв,ляется выходом адаптивного делителя частоты, первым, вторым и третьим входами которого являются соответственно входы блока буферной памяти, \

23373 8 выход которого подключен к второму входу порогового блока, и первый вход счетчика.

3. Устройство по п. 1, о .т л ич а ю щ е е с я тем, что блок управления содержит последовательно соединенные источник опорного напряжения и цифроаналоговый преобра10 зователь, первый элемент И и последовательно соединенные формирователь интервала адаптации, накаплива- . ющий сумматор, триггер., второй элемент И.и реверсивный счетчик, второй !

5 вход и выход которого соединены соответственно с выходом первого элемента И, к первому входу которого подключен второй выход триггера, и с вторым входом цифроаналогового

20 преобразователя, выход которогэ, выход формирователя интервала адаптации и второй выход накапливающего сумматора являвтся соответствеи- q йо первым, вторым и третьим выходами

25: блока управления, первьи, вторым и третьим входами которого являются соответственно второй вход первого элемента И, который соединен с вторым входом второго элемента И, втоЗ0 рой вход накапливающего сумматора и вход формирователя интервала адаптации.

Заказ 1725/59 Тираж 624 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий.113035, Иосква, Ж-35. Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

Составитель А.Москевич

Редактор О.Бугир Техред О.Гортвай Корректор Г.Реаетник