Устройство слежения за задержкой псевдослучайной последовательности

Устройство слежения за задержкой псевдослучайной последовательности

Иллюстрации

Показать все

Реферат

 

Изобретение относится к электросвязи . Цель изобретения - уменьшение времени вхождения в синхронизм и повьшение надежности. Устройство содержит инвертор 1, коммутаторы (К) 2, 3, 15 и 19, опорный генератор 4 псевдослучайной последовательности, интеграторы 5 и 6, регистр 7 сдвига (PC), компараторы 8 и 9, делители 10 и 17 частоты. Л) -триггеры 11, 12 и 14, элемент И 13, задающий генератор 16, блок 18 вычитания импульсов и счетчик 20 импульсов (СИ). Устройство после работы в режиме поиска переходит в режим слежения. Если в результате сильной помехи или кратковременного отключения питания синхронизация теряется, то устройство вновь переходит в режим поиска. Цель достигается введением инвертора 1,К2, Зи19, PC 7, D -триггера 14 и СИ 20о 2 ил. (Л Фт

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) (50 4 Í 04 т. 7/оО 7 О8

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЬ(ТИЙ

Ь

ОПИСАНИЕ ИЗОБРЕТЕНИЯ и

Н АВТОРСНОМ,Ф СВИДЕТЕЛЬСТВУ

-=.. . РФ (21) 3829416/24-09 (22) 19. 12. 84 (46) 15.04.86. Бюл. 9 14 (72) Н Е.Платонов, Е.Г.Иатвеев и Г.А.Евдокимов (53) 621.394.662(088.8) (56) Авторское свидетельство СССР

В 467489, кл. Н 04 Ь 7/00, 1973.

Авторское свидетельство СССР

Ф 1088146,кл. Н 04Х 7/00, l983. (54) УСТРОЙСТВО СЛЕЖЕНИЯ ЗА ЗАДЕРЖКОЙ

ПСЕВДОСЛУЧАЙНОЙ ПОСЛЕДОВАТЕЛЬНОСТИ (57) Изобретение относится к электросвязи. Цель изобретения — уменьшение времени вхождения в синхронизм.и повышение надежности. Устройство содержит инвертор 1 коммутаторы (К) 2, 3, 15 и 19 опорный генератор 4 псевдослучайной последовательности, интеграторы 5 и 6, регистр 7 сдвига (РС), компараторы 8 и 9, делители 10 и 17 частоты, З -триггеры 11, 12 и 14, элемент И 13, задающий генератор 16, блок 18 вычитания импульсов и счетчик 20 импульсов (СИ). Устройство после работы в режиме поиска перехо дит в режим слежения. Если в результате сильной помехи или кратковременного отключения питания синхронизация теряется то устройство вновь перехоS

O дит в режим поиска. Цель достигается введением инвертора 1, К 2, 3 и 19, РС 7, З -триггера 14 и СИ 20. 2 ил.

С::

1 12

Изобретение о носится к электросвязи и может быть использовано для синхронизации систем передачи данных, использующих псевдослучайные последовательности.

Целью изобретения является уменьшение времени вхождения в синхронизм и повышение надежности.

На фиг. 1 представлена структурная электрическая схема устройства слежения за задержкой псевдослучайной последов ательности на фиг. 2 — дискриминационная характеристика устройства слежения за задержкой псевдослучайной последовательности.

Устройство слежения за задержкой псевдослучайной последовательности содержит инвертор 1, первый дополнительный коммутатор 2, третий дополнительный коммутатор 3, опорный генератор 4 псевдослучайной последова-. тельности, первый интегратор 5, второй интегратор 6, регистр 7 сдвига, первый компаратор 8, второй компара" тор 9, первый делитель .10 частоты, первый З -триггер 11, второй 3 --триггер 12, элемент И 13, дополнительный

3-триггер 14, коммутатор 15, задаю-: щий генератор 16, второй делитель 17 частоты, блок 18 вычитания импуль. сов, второй дополнительный коммутатор 19, счетчик 20 импульсов.

Устройство слежения за задержкой . псевдослучайной последовательности работает следующим образом.

В

Входной сигнал, содержащий псевдослучайную последовательность (Мпоследовательность), поступает (фиге 1) на вход инвертора 1 и на вторые информационные входы первого и третьего дополнительных коммутаторов 2 и 3. На первые информационные входы последних поступает инверсия входного сигнала с выхода инвертора 1. На управляющий вход первого дополнительного коммутатора 2 с первого выхода псевдослучайной последовательности опорного генератора 4 поступает опорная М-последовательность, а на управляющий вход третьего дополнительного коммутатора 3 со второго выхода псевдослучайной последовательности опбрного генератора 4 подается М-последовательность, сдвинутая относительно последовательности на первом выходе псевдослучайной последовательности на один такт.

В зависимости от полярности сигнала

25033 на управляющих входах первый и третий дополнительные коммутаторы 2 и 3 подключают к своим выходам прямой или инверсный входной сигнал. Первый и второй интеграторы 5 и 6 накапливают сигнал с выхода первого и третьеинтеграторов 5 и 6 сигнала с выхода регистра 7.

В момент, предшествующий обнулению первого и второго интеграторов 5 и 6 по сигналу с выхода первого делителя 10 состояние выхода первого и второго компараторов 8 и 9 записывается соответственно в первый и второй

D"Tðèããåðû 11 и 12. Наличие "1" на

15 выходе первого З -триггера 11 (второго Р -триггера 12) означает, что накопленный в,первом интеграторе 5 (втором интеграторе 6) сигнал превысил порог, заданный первым компаратором 8 (вторым компаратором 9). В случае, когда первый и второй 2 -триггеры 11 и 12 находятся в нулевом состоянии, на выходе элемента И 13 формируется "0" и этот сигнал с выхода элемента И 13 по сигналу с выхода регистра 7 записывается в дополнительный 3 -триггер 14, а нулевой потенциал с его выхода, поступив на управляющий вход коммутатора 15, обеспечивает подключение выхода задающего генератора 16 к входу .второго делителя 17. Второй делитель 17 с коэффициентом деления не ниже 2 формирует на выходе тактовые импульсы (ТИ) длительностью, равной периоду импульсной последовательности, поступающей на его вход, и периодом, меньшим, чем период ТИ входной И-пос ледовательности. Сформированные таким образом ТИ поступают на второй вход блока 18 вычитания импульсов, который в момент присутствия сигнала с выхода регистра 7 на управляющем входе не пропускает на выход ни один импульс ТИ. Модифицированные таким образом ТИ и ТИ с выхода второго делителя 17 поступают соответственно на второй и первый информационный входы второго дополнительного коммутатора 19, на управляющий вход которого поступает сигнал с выхода второго 2 -триггера 12. Если это потенциал "0" (нет синхронизации), то на тактовый вход опорного генерато20

55 го дополнительных коммутаторов 2 и 3.

Накопление заканчивается с приходом на обнуляющий вход первого и второго

3 1225 ра 4 поступают модифицированные Т Г, что заставляет опорные М-последовательности сдвигаться относительно входной M-последовательности на один такт после каждого периода накопления. Опорный генератор 4 формирует на выходе синхросигнала синхроимпульсы (СИ) длительностью, равной периоду ТИ, и периодом, равным периоду

М-последовательности. Импульсная 16 последовательность СИ поступает на первый делитель 10, который и определяет период накопления ь„ н Тсн К1 — период СИ, 15

- коэффициент деления пер; вого делителя 10.

В простейпем случае К = 1, и накопление в первом и втором интеграторах 5 и 6 происходит один период 2р

М-последовательности. Импульсы с выхода первого делителя 10 длительностью СИ поступают на информационный вход регистра 7, на вход управления сдвигом которого поступают ТИ, а на выходе регистра 7 формируются импульсы, с длительностью СИ, но сдвинутые на такт относительно импульсов, поступающих на вход регистра 7.

Если в конце .накопления срабатывает второй компаратор 9 и второй

D-триггер 12 переходит в единичное состояние, это означает, что устройство слежения за задержкой псевдослучайной последовательности эасинх35 ронизировалось по задержке ° а на выходе второго -триггера 12 формируется сигнал "Признак захвата". В случае, когда второй Р -триггер 12 перешел в единичное состояние, сигнал с его выхода переключает второй дополнительный коммутатор 19, и на вход опорного генератора 4 начинают поступать ТИ без модификации. Таким образом, опорный генератор 4 продолжа45 ет работать синхронно с входной последовательностью, а устройство слежения за задержкой псевдослучайной последовательности переходит в режим слежения. Входу в синхронизм соответ. ствует точка А на дискриминационнои характеристике 1(Й (фиг. 2). где Т си

Анализ функционирования предложенного устройст»а слежения за задержкой псевдослучайной последовательности показал, что оно обеспечивает уменьшение (до 10 раз) времени вхождения в синхронизм и более высокую надежность работы по сравнению с известным.

Устройство слежения за задержкой псевдослучайной последовательности, В режиме слежения из-за вышеописанной разницы в тактовых частотах опорная М-последовательность .продолжает медленно сдвигаться по фазе относительно входной М-последовательности: перемещение на дискриминацион

033 4 ной характеристике R_#_) (фиг. 2) по прямой от точки А к точке С. В результате этого сдвига в момент, когда разность фаз достигает значения, соответствующего точке С, срабатывает второй компаратор 8 ° в результате чего D -триггер 12 перебрасывается в единичное состояние, сигнал

"1" с его выхода поступает на первый вход элемента И 13, на втором входе которого присутствует сигнал "1" с выхода второго D -триггера 12, что вызывает формирование на выходе элемента И 13 единичного потенциала, который и записывается в дополнительный D -триггер 14. Единичный потенциал с выхода дополнительного Р"триггера 14 перекпючает коммутатор 15 так, что импульсы с задающего генератора 16 поступают на счетчик 20 до тех пор, пока íà Его выходе не появится сигнал, который возвращает в нулевое состояние дополнительный

g-триггер 14, что в свою очередь вызывает переключение коммутатора 15 в первоначальное состояние, когда импульсы от генератора 16 поступают на вход второго делителя 17. На дискриминационной характеристике к(1 (фиг. 2) происходит возврат фазы иэ точки С в. точку В, когда появляется сигнал на выходе счетчика 20.

В установившемся резиме устройство слежения эа задержкой псевдослучайной последовательности работает на участке ВС дискриминационной характеристики К()(фиг. 2), величина которого задается коэффициентом пересчета счетчика 20. Если в результате сильной помехи или кратковреченного отключения питания синхронизация будет у;еряна, то устройство слежения эа задержкой псевдослучайной последовательности вновь переходит в режим поиска.

Формула изобретения

$ 12 содержащее последовательно соединенные первый интегратор, первый компаратор и первый 3 -триггер, последовательно соединенные второй интегратор, второй компаратор и BTopoHD— триггер, а также опорный генератор псевдослучайной последовательности, блок вычитания импульсов, первый и второй делители частоты, элемент И, коммутатор и задающий генератор, о т л и ч а ю щ е е с я тем, что, с целью уменьшения времени вхождения в синхронизм и повышения надежности, в него введены последовательно соединенные инвертор и первый дополнительный коммутатор, последовательно соединенные. второй дополнительный коммутатор и регистр сдвига, последовательно соединенные счетчик импульсов и дополнительный D -триггер, а также третий дополнительный коммутатор, при этом выход инвертора под- соединен к первому информационному входу третьего дополнительного коммутатора, выходы первого и третьего дополнительных коммутаторов подсоединены соответственно к информационным входам первого и второго интеграторов, первый и второй выходы псевдослучайной последовательности опорного генератора псевдослучайной последовательности подсоединены соответ- . ственно к управляющим входам первого и третьего дополнительных коммутаторов, выход синхросигнала опорного генератора псевдослучайной последовательности подсоеДинен через перный

25033 Ь делитель частоты к информационному ( входу регистра сдвига, выход которогс подключен к обнуляющим входам первого и второго интеграторов, управляющему входу блока вычитания импульсов и счетному входу дополнительного 3— триггера, выход первого делителя частоты подсоединен к счетным входам пер вого и второго 2 -триггеров, выходы

10 которых подсоединены через элемент И к D -входу дополнительного Э -триггера, выход задающего генератора через коммутатор сигналов и второй делитель частоты подсоединен к такто15 вому входу блока вычитания импульсов и первому информационному входу второго дополнительного коммутатора, с второй информационный вход которого подключен к выходу блока вычитания

20 импульсов, управляющие входы коммутатора н второго дополнительного ком. мутатора подключены соответственно к выходу дополнительного и второго

D-триггеров, выход второго дополнительного коммутатора подсоединен к тактовому входу опорного генератора псевдослучайной последовательности, а вход инвертора объединен со вторыми информационными входами первого

30 и третьего дополнительных коммутаторов, а второй выход коммутатора подключен к входу счетчика импульсов, причем вход инвертора и выход второго D -триггера являются соответственно входом и выходом устройства слежения за задержкой псевдослучайности.

1 Х 2

4Ью. 2 .

Составитель В.Орлов

Техред И.Гайдош, Корректор Л.Пилипенко

Редактор Л.Повхан

Заказ 1965/60

Тираж 624 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г.Ужгород, ул.Проектная, 4