Устройство для измерения фазовых сдвигов

Устройство для измерения фазовых сдвигов

Иллюстрации

Показать все

Реферат

 

Изобретение может быть использовано для помехоустойчивого измерения сдвига фаз в радиотехнических и измерительных устройствах. Устройство содержит згмножители 27 и 29, блок 13 деления и генератор 19.Введение в устройство аналого-цифровых преобразователей 1, 2 и- 29, процессора 3 дискретного преобразования Фурье, регистров 4, мультиплексоров 5 и 6, квадраторов 7 и 8, сумматора 9, вычитателя 12, блока 15 вычисления арксинуса, блока 18 задания номера гармоники, вольтметров 25 и 26, бло ка 17 управления, элемента 20 совпадения, триггера 21, счетчика 22, преобразователя 23 интервал-напряжение , линий задержки 30 и 31 и образование новых связей между элементами устройства обеспечило возможность раздельного измерения фазовых сдвигов основного сигнала и его гармонических составляющих за счет запоминания полученных коэффициентов Фурье комплексного сигнала, несущик информацию о фазовом сдвиге в каждой гармонике.. 5 шт. i (Л IFT JO Фиг.1

COI03 СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (19} (11} (5I} 4 G 01 R 25 / 08

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3814339/24-21 (22) 22.11.84 (46) 23.04.86. Бюл. N - 15 (71) МВТУ им. Н.Э. Баумана (72) А.С. Романовский (53) 621.317.77 (088.8) (56) Авторское свидетельство СССР

Р 943598, кл. G 01 R 25/00, 1982.

Авторское свидетельство СССР

}(174711, кл. G 01 R 25/00, 1965. (54) УСТРОЙСТВО ДЛЯ ИЗМЕРЕНИЯ ФАЗОВЫХ СДВИГОВ (57) Изобретение может быть использовано для помехоустойчивого измерения сдвига фаз в радиотехнических и измерительных устройствах. Устрой— ство содержит умножители 27 и 29, блок 13 деления и генератор 19.Введение в устройство аналого-цифровых преобразователей 1, 2 и- 29, процессора 3 дискретного преобразования

Фурье, регистров 4, мультиплексоров

5 и б, квадраторов 7 и 8, сумматора

9, вычитателя 12, блока 15 вычисления арксинуса, блока 18 задания номера гармоники, вольтметров 25 и 26, блока 17 управления, элемента 20 совпадения, триггера 21, счетчика

22, преобразователя 23 интервал-напряжение, линий задержки 30 и 31 и образование новых связей между элементами устройства обеспечило возможность раздельного измерения фазовых сдвигов основного сигнала и его гармонических составляющих за счет запоминания полученных коэффициентов Фурье комплексного сигнала, несущих информацию о фазовом сдвиге в каждой гармонике.. 5 ил.

Изобретение Относится к измери-, тельной технике и может быть использовано для помехоустойчивого измерения сдвига фаз в радиотехнических и измерительных устройствах.

Цель изобретения — расширение частотного диапазона, а также обеспечение гозможности раздельного иэ-rieРЕНИЯ фЯЭОБЫХ СДВИГOH ОСНОРНОГО сигнала и его гармонических составЛЯ1аЩИХ.

На фиг. . изображена. структурная схема. устройства для измерения фазовых сдвигов гармонических сигналов, на фиг.2 — структурная схема блока управления всем Jjcòpoécòçoм, на фиг. 3 — структурная схема процессора дискретного преобразования Фурье

{ДПФ), на 11:иг.4 = структурная схе— ма первого блока управления процесcop 2 Д11Ф,на фиг . 5 -- cTp KTуре1ая схема второго блока управления процессора ДПФ.

Устройство содержит аналогоцифровые преобразователи (ЛЦП) 1 и 2, процессор ДПФ 3, набор 4 выхоцных регистров, мультиплексоры . 3 и 6, квадраторы 7 и 8, сумматор 9, ITpo межуточные регистры 10 и 11, вычитатель 12, блок 13 деления, регистр 4 делителя, блок 15 в61ч1сления арксинуса, регистр 16 результата, Олок 1? управления, блок 18 задания номера гармоники, генератор 19, элемент 20 совпадения, триггер 21, счетчик 22, преобразователь 23 интервал-напряжение, квадратор 24, вольтметры 25 и 26, умножители 27 и 28, АЦП 29, линии 30 и 31 задержки, При этом информационные входы

1тервого и второго АЦП являющиеся

Входамн устройства пОдключен61 cooT ветственно к входам первого и второго вольтметров, а выходы соедине .и с соответствующими информационными входами процессора ДПФ, информационный выход которого соединен с. объединенными информационными входами набора выход г1х регистров, управляющий вход каждого из которых подключен к соответствующему управляющему выходу процессора ДПФ. Выходы

1, старших разрядов каждого выходного регистра соединены с соответствующими информационными входами первого мультиплексора, а выхоцы ?. младших разрядов каждого выходного регистра соединены с соответствующими

26341 3 ,информационными входами второго мультиплексора: объединенные управляющие входы обоих мультиплексоров соединены с первым выходом блока управления, а выход каждого мультиплексора подключен к входам соответствующего квадратора, выходы которого соединены с входами сумматора, выход которого подключен к объединенным информационным входам двух промежуточных регистров, управляющие входы которых соединены, соответственно с вторым и третьим выходами блока управления, а выходы ре- гистров подключены к соответствующим входам вычитателя, выход которого соединен с входом делимого блока деления„ вход делителя которого подключ"=-н к выходу регистра делителя, 2б.а выход через блок вычисления арксину а — к информационному входу регистра результата, управляющий вход которого соединен с четвертым выходом блока управления, управляющий 1зход которого подключен к выходу блока задания номера гармоники.

Выходы каждого из вольтметров соединены с соответствующим входом первого умножителя. выход которого подключен к первому входу второго умножителя, выход которого соединен с информационным входом третьего аналого-цифрового преобразователя, выход которого подключен к информационному входу регистра результата, управляющий вход которого через первую линию задержки соединен с управляющим входом третьего АЦП и через вторую линию задержки соединен с нулевым установочным входом триггера

40 и выходом переполнения счетчика, управля1ощий вход которого соединен с первым управляющим входом процессора ДПФ и единичным установочным ,«,Ф; входом триггера а счетный вход счетЭ чика подключен к объединенным управляющим входам первого и второго АЦП к второму управляющему входу процессора ДПФ и выходу элемента совпадения, один из входов которого под50 ключен к выходу генератора импульсов, а второй — к прямому выходу триггера и входу преобразователя интервалнапряжение, выход которого через третий квадратор подключен к второму входу второго умножителя.

Устроиство работает следующим образом.

2(п) = x(n) + jy(n), 3 1226

По команде "Пуск процессора ДПФ" запускается процессор 3, устанавливаются в нулевое состояние счетчик 22 и в единичное состояние триггер 21, который разрешает прохождение импульсов дискретизации с генератора

19 через элемент 20 совпадения на управляющий вход АЦП 1 и 2 и арОцессора ДПФ 3. .Входные сигналы х(t) и y(t) после аналого-цифрового пре- 10 образования на АЦП 1 и 2 поступают. на соответствующие информационные входы процессора ДПФ 3. Синхронизация приема выборок входных сигналов х(п) и y(n) в оперативном запоминающем 15 устройстве (ОЗУ) процессора ДПФ 3 осуществляется импульсами дискретизации с выхода элемента 20 совпадения, поступающими на второй управляющий вход процессора 3. После 20 приема N выборок входных сигналов на выходе счетчика 22 появляется импульс переполнения, который устанавливает в "0" триггер 21, запрещая тем самым прохождение импульсов 25 дискретизации через элемент 20 совпадения. Длительность выборки входного сигнала Т, равная длительности импульса на единичном выходе триггера 21, с помощью преобразователя 23 интервал-напряжение преобразуется в напряжение, пропорциональное N,è после возведения в квадрат (N ) поступает на один из входов умножителя

28, на второй вход которого подается

35 произведение (U U ), с выхода умножителя 27, на входы которого поступают напряжения с выходов вольтметров 25 и 26, измеряющих амплитуды входных сигналов x(t) и y(t).

Таким образом, на выходе умножителя 28 после приема реализации входных сигналов получается произведение (N U> U ), которое поступает на информационный вход АЦП 29.Импульс переполнения с выхода счетчика 22 через линию 31 задержки запускает

АЦП 29, .а затем через линию 30 задержки заносит преобразованное в цифровой код пр з ед (N U ) 50 в регистр t4 делителя.

После поступления N выборок входных сигналов процессор ДПФ 3 выполняет дискретное преобразование Фурье комплексной выборки:

34 4

Информационный выход процессора

ДПФ 3 соединен с объединенными информационными входами выходных регистров набора 4, а управляющий вход каждого из выходных регистров 4, подключен к соответствующему i-му выходу процессора 3. Комплексные коэффициенты Фурье (размерности 2Ь двоичных разрядов) по мере вычисления поступают на информационный выход процессора ДН 3 и записываются в один из N выходных регистров набора 4 путем подачи на последней итерации ДПФ на управляющий вход соответствукпцего регистра импульса записи из процессора 3. В процессе записи устанавливается взаимно однозначное соответствие между номером коэффициента Фурье К и номером выходного регистра 4 .набора 4, причем действительная часть коэффициента

Фурье RefF(k)j записывается в Ь старших разрядов регистра (4 а ), а мнимая часть коэффициента Фурье

I fF(k)) — в L младших разрядов регистра (41 ).

После окончания преобразования начинается этап измерения разности фаз hq, для чего блоком 18 задания номера гармоники задается номер k-й гармоники и осуществляется запуск блока 17 управления фазометра.Последний принимает код k-й гармоники иэ блока 18 задания номера гармоники, в соответствии с которым он вырабатывает управляющие сигналы для мультиплексоров 5 и 6, поступающие на первый вход блока управления. На первом этапе вычислений код k-й гармоники из блока 18 задания номера гармоники проходит без изменения

1 на объединенные управляющие входы мультиплексоров 5 и 6 в результате чего на выходах мультиплексоров 5 и

6 появляются соответственно действительная и мнимая части k.-го коэффициента Фурье, которые, пройдя квадраторы 7 и 8, поступают на входы сумматора 9, на выходе которого образуется величина, равная .сумме квадратов действительной и мнимой частей k-ro коэффициента Фурье (квадрат Е-го коэффициента Фурье), т.е. величина

F (k) = Ке (Г(1 )) + rm (F(k)) где n = О, N-1

Величина F (k) с выхода сумматора 9 поступает на объединенные ин1226341 формационные входы двух промежуточных регистров 10 и 11 и записывается в первый из них путем подачи импульса записи на управляющий вход регистра

10 с второго выхода блока 17 управления.

На втором этапе вычислений блок

17 управления преобразует код номера гармоники k, поступающий из блока

18 задания номера гармоники, путем поразрядного сложения по модуля 2 с кодом (N-1) и сложением с "1" в код (N-k). .Этот код через первый выход блока 17 управления подается на объециненные управляющие входы мультиплексоров 5 и 6, на выходах которых появляются соо" âåòñòâåííî действительная и мнимая части (И-k)-го коэффициента Фурье, которые,, пройдя квадраторы 7 и 8, поступают на входы сумматора 9, на.выходе которого образуется величина, равная сумме квадратов цействительной и мнимой частей (N — k)-ro коэффициента Фурье (квацрат модуля (N-k)-го коэффициента Фурье), т.е. величина

F2 (И вЂ” k) =Re2 (Е(N-k)j+Im2 tF(N-k)1.

Величина F (М-k) с выхода сумлатора 9 заносится во второй промежуточный регистр 11 путем подачи: импульса записи на управляющий вход регистра 11 с третьего выхода блока

17 управления. Величина F (1с) и

r (N — к) с выходов регистров 10 и 1 1 поступают на входы вычитателя 12, на выходе которого образуется разность Гг-(k)-Рг(N-k), которая в блоке 13 деления делится на величину

N U U, поступающую из регистра 14

Ег (1,,) Ег (11 1,) ,целителя. Величина

1 г выхода блока 13 деления поступает в качестве аргумента в блок 15 вычисления арксинуса, на выходе которого искомая величина фазового сдвига k-й гар.лоники, F (Ì-г ix- )1

М» = »- P» = i -« М U V„ которая заносится в регистр 16 результата путем подачи íà его управляющий вход импульса с 4-ro выхода блока 17 управления.

Измерение фазового сдвига другой -й гармоники может быть проведено путем задания номера гармоники i в блоке 18 и подачей сигнала "Пуск фазомера" на блок 17 управления. При этом не требуется повторного приема реализации и перезапуска процессора

ДПФ 3, так как все коэффициенты Фурье несущие информацию о фазовом сдвиге в каждой гармонике, хранятся в наборе 4 выходнь х регистров. Это значи18 тельно сокращает время на вычисление фазовых сдвигов в последующих гармониках., Блок 17 управления может быть реализован так, как показано на

15 фиг.2. Он состоит из R-Б-триггеров

32 и 33, гечератора 34 тактовых импульсов, распределителя 35 импульсов, счетчика 36, набора 37 элементов ИСКЛЮЧА10ЩЕЕ ИЛИ и элемента И 38. Сиг @. налом "Пуск ФМ", являющим я сигналом запускающим блок 17 управления и начинающим первый этап вычисления, устанавливается в нулевое состояние триггер 33 и в единичное состояние триггер 32, прямой выход которого разрешает прохождение импульсов с генератора 34 через элемент И 38 на вход распределителя импульсов 35.

Первым импульсом распределителя @ 35 происходит запись кода номера гармоники k поступающего на информационные входы блока 17 управления в счетчик 36, с выхода которого этот код поступает на первые входы набора 37 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ.Вторые входы этих элементов соединены с прямым выходом триггера 33, поэтому на первом этапе вычислений с выхсда набора 37 элементов ИСКЛОЧАЮЩЕЕ ИЛИ, являющимся первым выходом блока управления, управляющим мультиплексорами 5 и 6, снимается код номера гармоники k. Вторым импульсом распределителя 35, поступающим на второй выход блока 17 управления, происходит запись величины F (k) в промежуточный регистр 10. Третьим импульсом распределителя 35, начинающим второй этап вычислений, устанавливается в единичное состояние триггер 33, и прибавляется "1" к счетчику 36, в результате чего на выходе набора 37 элементов ИСКЛЮЧЙОЩЕЕ ИЛИ устанавливается код (Б-k). Четвертым импульсом распределителя 35, поступающим на третий выход блока управления, происходит запись величины F (N-k) в промежуточный регистр 11, л пятым импульсом распределителя, поступающим на четвертый выход блока управления, происходит запись вычисленного фазового сдвига aq в регистр 16 результата.

Шестым импульсом распределителя 35 устанавливается в исходное состояние сам распределитель и в нулевое состояние — триггер 32, запрещая прохождение импульсов генератора 34 тактовых импульсов через элемент И

38 на вход распределителя 35.

Процессор ДПФ состоит из опера.тивного запоминающего устройства 39, арифметического устройства 40,постоянного запоминающего устройства 41, входного регистра 42, выходного регистра 43, регистров 44 и 45, счетчиков 46 и 47 адресов, блоков 48 и

49 управления, счетчиков 50 и 51,дешифратора 52, набора 53 элементов совпадения и элементов ИПИ 54-58. . Сигналом "Пуск процессора ДПФ" обнуляется счетчик 46 адреса оперативного запоминающего устройства 39 и блок 49 управления, запускается блок 48 управления, который по каждому импульсу дискретизации вырабатывает сигналы "ЗпРгВх", "ВК" и "+1 сч АОЗУ", осуществляя тем самым занесение дискретной информации с выхода АЦП 1 и 2 в ОЗУ 39. Блок 48 управления (фиг.4) состоит из триггеров 59-6 1, генератора 62 импульсов, распределителя 63 импульсов, элементов 64 и 65 совпадения и счетчика 66. Сигналом "Пуск устанавливается триггер 59, разрешая тем самым прохождение импульса дискретизации через элемент 64 совпадения на единичный установочный вход триггера 60.

Каждый импульс дискретизации разрешает таким образом прохождение импульсов с генератора 62 через элемент 65 совпадения на счетный вход распределителя 63 импульсов, который и вырабатывает необходимую последовательность управляющих сигналов для записи дискретной информации в ОЗУ

39., Пятый импульс распределителя 63 импульсов устанавливает в "0" триггер 60 (до прихода следующего импульса дискретизации) и прибавляет

"1" к счетчику 66. После приема N импульсов счетчик 66 вырабатывает импульс переполнения, который поступает на 5-й управляющий выход блока 48 управления и производит

М-t

I(k) =,С z(n)N, k = 0 N 1, n=0

25 лк 2ii .. 21(где M = соs — nk-j sin — nk

N N

ФВ

z(n) = x(n) + jy(n) которое может быть переписано в н2 2 ц = x(nj con — nk+)(nf sin nk

h-0

N N

2 Д

+I2:. у(1coS — " к"-x(nlsin — n<

N N

Сигналом с первого выхода блока

49 управления осуществляется считывание из ОЗУ z(n), а из постоянного запоминающего устройства И . Сигнапх лом с второго выхода блока 49 управления считанная информация записывается в регистр 43 оперативного запоминающего устройства и в регистр 44 постоянного запоминающего устройства, причем в старшие разряды регистра

45 заносится х(п), а в младшие у(п).

В регистр постоянного запоминающего устройства 44 заносится соответствен2с но cos — nk (старшие разряды) и

2

sin — nk (младшие разряды).

После поступления на 1-й и 2-й входы арифметического устройства 40

x(n) и y(n), а на 3-й и 4-й входы

2и 2и соответственно cos — nk u sin — nk

N 1Я

22- 34 1 8 установку в "0" счетчика 46 адресов

ОЗУ, счетчиков 50 и 51 и регистра

45 арифметического устройства. Кроме того, он запускает блок 49 управления, который вырабатывает управляющие сигналы, необходимые для выполнения ДПФ.

Блок 49 управления (фиг.5) состоит из триггеров 67 и 68, распределителя 69 импульсов, элемента 70 совпадения и генератора 71 импульсов.

Сигналом "Пуск БУ2" устанавливается в "1" триггер 68, разрешающий прохождение импульсов генератора 71 через элемент 70 совпадения на счетный вход распределителя 69 импульсов, который вырабатывает серию управляющих импульсов, необходимых для выполнения ДПФ над выборкой, хранящейся в ОЗУ 39.

ДПФ определяется выражением

1226341

9 на 1-м и 2-м выходах арифметического устройства через время задержки р аспространения сигнала на указанных схемах образуется сумма х(> > сов — "» )(» }в > — " »k, n. n-<

}} х}

2» 2

=С . > )(») сов — >>}(-х(»}в;>> — >>}; 1

N N где A и С > — аналогичные суммы, >>- > >>I0 полученные на предыдущем шаге вычисления.

3-м импульсом блока 49 эти суммы заносятся в регистр 45 арифметического устройства, а 4-й импульс

15 после прохожцения одной из схем совпадения набора 53 переписывает полу- . ченну>о сумма А,.и С> в соответствующий регистр набора 4 выходных регист-, ров 5-й импульс блока 49 управлеА

20 ния прибавляет "1" к счетчикам 46 и

47 адресов ОЗУ и постоянного запоминающего устройства и к счетчику 50, который считает число n = 0 N-1.

Так, после пуска блока 49 управ2 ления на первом проходе распределителя 69 импульсов блока 49 управления на регистр 45 арифметического устройства заносится А =х(0) и

С = у(0), На Ы-м проходе распределителя 69 импульсов 3-м импульсом блока 49 управления в регистр 45 арифметического устройства заносятся

>ч -1 величинь> А „> = Q х(п) и С,„

>>=O

35 — у (и) . которые представляют со»=-0 бой действительную и мнимую части пулевого коэффициента Фурье. 4-й импульс блока 49 управления, пройдя элемент 53 совпадения заносит эти величинь> в выходной регистр 4 набо ра 4, 5-й импульс прибавляет "1" к счетчику 50, на выходе переполнения которого образуется импульс, прибавляемый к счетчику 51, определяюще- 4 > му номер коэффициента Фурье К. Следующие И проходов распределителя 69 импульсов блока 49 управления формируют действительную и мнимую части первого коэффициента Фурье (k = 1), М которые заносятся в соответствующий регистр набора 4 (>, ) импульсом с выхода схемы 53, совпадения. После вычисления всех 1} коэффициен "0в Фурье импульс переполнения с выхода датчика5-

51 устанавливает в "0" триггер 68 блока 49 управления, запрещая работу распределителя 69 импульсс з.

Запоминание полученных коэффициентов Фурье комплексного сигнала, несущих информацию о фазовом сдвиге в каждой гармонике, позволяет вычислять фазовые сдвиги раздельно для различных гармоник входного сигнала.

Исключение повторного запуска процессора ДПФ для вычисления фазового сдвига в последующих гармониках позволяет сократить по сравнению с известным устройством время вычисления фазовых сдвигов.

Формула изобретения

Устройство для измерения фазовых сдвигов, содержащее умножители, блок деления, генератор, о т л и ч а ющ е е с я тем, что, с целью расширения частотного диапазона и функциональных воэможностей за счет обеспечения раздельного измерения фазовых сдвигов основного сигнала и его гармонических составляющих в него введены аналого-цифровые преобразователи, процессор дискретного преобразования Фурье, регистры,мультиплексоры, квадраторы, сумматор, вычитатель, блок вычисления арксинуса, блок задания номера гармоники, вольтметры, блок управления, элемент совпадения, триггер, счетчик преобразователь ичтервал-напряжение, линии задержки, при этом информационные входы первого и второго аналого-цифровых преобразователей, являющиеся входами устройства подключены соответственно к входам первого и второго вольтметров, а выходы соединены с соответствующими информационными входами процессора дискретного преобразования Фурье, информационный выход которого соединен с объединенными информационными входами набора выходных регистров, управляющий вход каждого из которых подключен к соответствующему управляющему выходу процессора дискретного преобразования Фурье, выходы

L старших разрядов каждого выходного регистра соединены с соответствующими информационными входами первого мультиплексора, а выходы L младших разрядов каждого выходного регистра соединены с соответству>ощими информационными входами второго мультиплексора, объединенные управляющие входы обоих мультиплексоров соединены с первым выходом блока

11 1 управления, а выход каждого мультиплексора подключен к входу соответствующего квадратора, выходы которых соединены с входами сумматора,подсоединенного своим выходом к объединенным информационным входам двух промежуточных регистров, управляющие входы которых соединены соответственно с вторыми и третьим выходами блока управления, а выходы регистров подключены к соответствующим входам вычитателя, выход которого соединен с входом делимого блока деления, вход делителя которого подключен к выходу регистра делителя, а выход через блок вычисления арксинуса подключен к информационному входу регистра результата, управляющий вход которого соединен с четвертым выходом блока управления, соединенного управляющим входом с выходом блока задания номера гармоники, выход каждого из вольтметров соединен с соответствующим входом первого умножителя, выход которого подключен к первому входу второго умножителя, соединенного выходом с

1 12 информационным входом третьего аналого-цифрового преобразователя, выход которого подключен к информационному входу регистра делителя, управляю5 щий вход которого через первую линию задержки соединен с управляющим входом третьего аналого-цифрового преобразователя, и через вторую линию задержки соединен с нулевым установочным входом триггера и выходом переполнения счетчика, управляющий вход которого соединен с первым управляющим входом процессора дискретного преобразования Фурье и единичным входом триггера, а счетный вход счетчика подключен к объединенным управляющим входам первого и второго аналого-цифрового преобразователя, к второму управляющему

20 входу указанного процессора и выходу элемента совпадения, один из входов которого подключен к выходу . генератора, а второй — к прямому выходу триггераи входупреобразователя интервал-напряжение, выходкоторого через .третийквадратор подключенк второму входувторого умножителя.

1226341

Составитель В. глубин

Техрец Л.Олейник Корректор А. Тяско

Редактор Н. Яцола

Тираж 728 Подписное

BHHHIIH Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 212á/43

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная,4