Генератор нормально распределенных случайных чисел

Генератор нормально распределенных случайных чисел

Иллюстрации

Показать все

Реферат

 

Изобретение относится к области вычислительной техники и может быть использовано для определения импульсных переходных характеристик различных динамических систем в задачах идентификации. Цель изобретения - повьшение быстродействия за . счет использования быстрого алгоритма формирования ординат нормально распределенного случайного процесса. Генератор содержит датчик равномерно распределенных случайных величин, сумматор, группу мультиплексоров, блок памяти, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй регистры памяти, блок синхронизации, узел управления блоком памяти случайного процесса. На первом этапе происходит запись ординат равномерно распределенного процесса в блок памяти. После заполнения блока памяти устройство реализует п шагов быстрой процедуры преобразования.Под действием тактовых импульсов,поступающих в узел управления блоком памяти , блок памяти, первый и второй регистр памяти, сумматор, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ из блока синхронизации, формируются ординаты нормально распределенного случайного процесса. 4 ил. с (Л ГчЭ N3 О 4ii. СЛ

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

Ä;SUÄÄ 122 6450 (5D 4 G 06 F 7/58

ОПИСАНИЕ ИЗОБРЕТЕНИ Р, К ASTOPCHOMY СВИДЕТЕЛЬСТВУ

4ь

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3762756/24-24 (22) 28.06.84 (46) 23.04.86. Бюл. У 15 (71) Институт технической кибернетики AH ВССР (72) П.М. Чеголин, P.Х. Садыхов, А.В. Шаренков и С.А. Золотой (53) 681.333 (088.8) (56) Авторское свидетельство СССР

11- 378854, кл. G 06 F 7/58, 1970.

Авторское свидетельство СССР

Ф 959074, кл. G 06 F //58, 1981. (54) ГЕНЕРАТОР НОРМАЛЬНО РАСПРЕДЕЛЕННЫХ СЛУЧАЙНЫХ ЧИСЕЛ (57) Изобретение относится к области вычислительной техники и может быть использовано для определения импульсных переходных характеристик различных динамических систем в задачах идентификации. Цель изобретения — повышение быстродействия за . счет использования быстрого алгоритма формирования ординат нормально распределенного случайноro процесса.

Генератор содержит датчик равномерно распределенных случайных величин, сумматор, группу мультиплексоров, блок памяти, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй регистры памяти, блок синхронизации, узел управления блоком памяти случайного процесса. На первом этапе происходит запись ординат равномерно распределенного процесса в блок памяти. После заполнения блока памяти устройство реализует и шагов быстрой процедуры преобразования.Под действием тактовых импульсов, поступающих в узел управления блоком памяти, блок памяти, первый и второй регистр памяти, сумматор, груйпу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ из блока синхронизации, формируются ординаты нормально распределенного случайного процесса. 4 ил.

1 1226450

Изобретение относится к области вычислительной техники и может быть использовано для определения импульсных переходных характеристик различных динамических систем.

Цель изобретения — повышение быстродействия устройства.

На фиг.l представлена функциональная схема генератора нормально т распределенных случайных чисел; на фиг.2 — функциональная схема блока синхронизации, на фиг ° 3 — функцио- . нальная схема узла управления блоком памяти, на фиг.4 — временные диаграммы работы блока синхронизации.

Генератор содержит датчик 1 рав1 номерно распределенных случайных всличин, группу мультиплексоров 2, блок 3 памяти, регистры 4 .и 5 памяти, группу элементов ИСКЛ!ОЧАЮЩЕЕ

ИЛИ 6, сумматор 7, блок 8 синхронизации, узел 9 управления блоком памяти.

Блок 8 синхронизации содержит два однотактных Т-триггера 10 и 1!

9 элемент ИСКЛ!ОЧАЮЩЕЕ ИЛИ 12, элемент ИЛИ-НЕ 13, элемент НЕ 14, элементы И 15.-18, элементы НЕ 19 и 20.

Узел 9 управления блоком памяти содержит элемент ИЛИ 21, кольцевой регистр 22 сдвига, группу элементов ИСКЛОЧАЮЩЕЕ ИЛИ 23, умножитель

24, сумматоры 25 и 26, двоичные счетчики 27-29, триггер 30, элементы И 31-35, мультиплексор 36, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 37, элемент НЕ

38, элемент ИЛИ-НЕ 39.

Узел управления памятью работает следующим образом.

В исходном состоянии во всех двоичных счетчиках узла 9 записан нулевой код, в старшем разряде X „ кольцевого регистра 22 сдвига записана "1", триггер 30 установлен в "0 . Кодом "00" на управляющих входах мультиплексора 36 выходы двоичного счетчика 27 и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 37 подключаются к адресному входу блока памяти. Ноль на первом входе элемента ИЛИ 21 разрешает прохождение импульсов с второго выхода блока синхронизации на тактовом входе двоичного счетчика

27. На выходах двоичного счетчика

77 и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 37 формируются адреса записи нулевого перестановочного шага вычислительной процедуры. Вся реализация разбивается на блоки по четыре отсчета, среди которых необходимо сделать перестановки. Если номер отсчета и адрес, по которому он будет записан в блок памяти, представить в двоичном коде, то перестановки сведутся к перекодировке двух младших битов согласно следующей схеме:

Номер отсчета Адрес операнда

10 ХХОО ХХ00

001 0010

ХХ10 ХХ11

ХХ11 ХХ01 где ХХ вЂ” старшие биты кодД.

После заполнения информацией блока памяти на выходе старшего разряда двоичного счетчика 27 формируется

"1", устанавливающая триггер 30 в

"1". При этом элемент ИЛИ 21 запрещает прохождение импульсов на тактовый вход двоичного счетчика 27, элемент И ЗЗ разрешает прохождение тактовых импульсов с первого выхода блока синхронизации на тактовый вход

2 счетчика 28, элемент И 31 разрешает прохождение импульсов с третьего выхода. блока синхронизации на управляющий вход мультиплексора 36. "1" на управляющем входе старшего разряда мультиплексора 36 разрешает подключение к входу блока памяти сумматсров 25 и 26. Счетчик 28 формирует текущее значение переменной j согласно рекурентным соотношениям

ЗБ X(;, 2 ) X(3 2 11.-2 К!

К+1, --x! j+;2

J г — К+ 1 - К+1 ь- к ((- + 2 у(д+;2 л2 )-— ь-к+1 - к

Х(3+ 2 +2 1, где Х вЂ” адрес операнда, и = ЬК !1( и число двоичных разрядов

k — номер шага вычислительной

45 процецуры, — номер интерваларазбиения длины реализациина К-ом mare, — номер отсчета на интервале разбиения, К-1 причем 1к = 1, n i = О, 2, j -К

0,2 -1.

Верхняя граница изменения j задается кодом на выходе регистра 22 сдвига. Счетчик 29 формирует текуу щую переменную i, которая перемножается. с кодом 2 " поступающим с I выхода регистра 22 сдвига. Полученный код поступает на первый вход

3 1 сумматора 25, на второй вход которого поступает код переменной j, при этом на выходе сумматора 25 формируется адрес первого операнда, который поступает на первые входы мультиплексора 36 и сумматора 26,на вторые входы которого поступает код

tl - К

2 На выходе сумматора 26 формируется адрес второго операнда. Адреса операндов поступают на выход мультиплексора 36 в соответствии с временными диаграммами (фиг.4). При низком уровне сигнала на втором входе элемента И 31 на адресный вход блока памяти поступает код первого операнда, а при высоком уровне — код второго после формирования последнего адреса любого шага (кроме нулевого) вычислительной процедуры,на выходе элемента И 34 будет сформирован импульс, по которому счетчик

29 установится в "0", произойдет . сдвиг содержимого кольцевого регистра 22 вправо на один разряд. После завершения последнего и-го шага вычислительной процедуры при наличии

"1" в разряде Х регистра 22 сдвига произойдет установка в "О" триггера

30. Таким образом, узел управления блоком памяти вновь готов к работе.

Генератор работает следующим образом.

На нулевом шаге по тактовым импульсам, поступающим с второго выхода блока синхронизации, происходит запись ординат равномерно распределенного процесса в блок 3 памяти.

После заполнения блока памяти высоким уровнем сигнала на управляющем входе группы мультиплексоров 2 выход сумматора 7 подключается к информационному входу блока памяти и устройство реализует К шагов быстрой процедуры преобразования согласно временным диаграммам (фиг.4). Узел

9 формирует адрес первой ординаты, которая по первому тактовому импульсу записывается в регистр 4. По второму тактовому импульсу в регистр 5 записывается вторая ордината, код которой группы элементов ИСКЛОЧА10ЩЕЕ ИЛИ 6 инвертируется, а в разряд

Р, переноса из младшего разряда сумматора 7 добавляется "1", тем самым . на выходе сумматора 7 формируется разность ординат, которая по третьему тактовому импульсу записывается в блок памяти по адресу второй ординаты. Далее при низком уровне сиг226450 ф

10

55

45 нала на третьем выходе блока синхронизации на выходе сумматора 7 формируется сумма ординат и записывается по адресу первой ординаты. Формирование следующих ординат произойдет аналогично, т.е. за каждые четыре такта будет сформировано две ординаты соответствующего шага процедуры. На последнем шаге вычислительной процедуры на выходе сумматора 7 последовательно через два такта будут формироваться ординаты нормально распределенного случайного процесса.

Формула изобретения

Генератор нормально распределенных случайных чисел, содержащий датчик равномерно распределенных случайных величин и сумматор, о т л ич а ю шийся тем, что, с целью повышения быстродействия, в него введены группа мультиплексоров, блок памяти, первый и второй регистры памяти, группа элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, блок синхронизации и узел управления блоком памяти, содержащий элемент ИЛИ, кольцевой регистр сдвига, умножитель, первый и второй сумматоры, первый, второй и третий счетчики, триггер, первый, второй, третий, четвертый и пятый элементыИ, мультиплексор, элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ,элемент НЕ, группу элементов ИСКЛОЧАЮЩЕЕ ИЛИ, элемент ИЛИ-НЕ, при- чем первый выход блока синхронизации соединен с первым входом пЕрвого элемента И узла управления блоком памяти, выход которого подключен к тактовому входу первого счетчика и первому входу второго элемента И, второй вход которого соединен ис выходом элемента ИЛИ-НЕ, входы которого соединены с выходами элементов

ИСКЛЮЧАЮЩЕЕ ИЛИ группы узла управления блоком памяти, первые входы которых соединены с первой группой входов первого сумматора узла управления блоком памяти и с выходом первого счетчика, установочный вход которого соединен с выходом второго элемента И и тактовым входом второго счетчика, выход которого соединен с первым входом умножителя, выход которого подключен к второму входу первого сумматора узла управления блоком памяти, выход которого подключен к первому информационному входу

26450

5 12 мультиплексора узла управления блоком памяти и к первому разрядному входу второго сумматора, второй разрядный вход которого соединен с вторыми входами элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ группы узла управления блоком амяти, вторым разрядным входом ум— ножителя и разрядным выходом кольцевого регистра сдвига со сдвигом на один разряд вправо, выход нулевого разряда кольцевого регистра. сдвига соединен с первым входом третьего элемента И, второй вход которого соединен с тактовым входом кольцевого регистра сдвига, установочными входами второго и третьего счетчикоВ и подключен к выходу четвертого элемента И, первые входы которого подключены к выходу второго сумматора и к второму информационному входу мультиплексора, третий информационный вход которого соединен с выходами старших разрядов третьего счетчика, первый разрядный выход которого подключен к первому входу элемепта ИСКЛЮЧАЮЩЕЕ ИЛИ и к нулевому разряду третьего информационного входа мультиплексора, первый разряд третьего информационного входа мультиплексора соединен с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого подключен к нулевому разряду выхода третьего счетчика., товый вход которого соединен с выходом элемента ИЛИ, первый вход которого соединен с вторым выходом блока синхронизации и вторым входом четвертого элемента И, третий вход которого соединен с выходом элемента

НЕ, выход третьего элемента И соединен с тактовым входом триггера, установочный вход которого подключен к выходу последнего разряда третьего счетчика, выход триггера сое инен с вторым входом элемента KIH u с первым разрядом управляющего вхо" да мультиплексора, вторым входом первого элемента И, первым входом пятого элемента И, управляющими входами мультиплексоров группы, второй вход первого элемента И соединен с выходом элемента НЕ и подключен к i0 третьему выходу блока синхронизации, соединенному с вторым входом пятого элемента И, выход которого подключен к нулевому разряду управляющего входа мультиплексора, выход которого

15 подключен к адресному входу блока памяти, выход которого подключен к информационным входам первого и второго регистров памяти, выход первого регистра памяти соецинен с пер20 вым вхоцом сумматора, выход которого является выходом генератора и соецинен с первыми информационными входами мультиплексоров группы, выходы

- которых подключены к информационно З му входу блока памяти, тактовый вход второго регистра памяти соединен с четвертым выходом блока синхронизации, выход второго регистра памяти

coçäHHåH с вторыми входами элеменЗ0 тов ИСКЛОЧАВЩЕЕ ИЛИ группы, выходы которых подключены к второму входу сумматора, пятый выход блока синхронизации соединен с входом Опрос" датчика равномерно распределенных

".íó÷àéíûõ величин, выход которого поцключен к вторым информационным входам мультиплексоров группы, тактовый вход блока синхронизации является тактовым входом ,@ генератора, а четВертый выход блока синхронизации, подключен к тактовому входу второго регистра памяти. иг.2

1226450!! !

, !!,! !!!!!!!!(!

М ! i ф! I l! !

Составитель И. Столяров

Редактор Т. Кугрышева Техред В.Кадар Корректор С. Шекмар

Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Рау!нская наб., д. 4/5

Заказ 2134/48

Прм!зводственно-полиграфическое предприятие, г. Ужгород, ул. Проектная,4