Буферное запоминающее устройство

Буферное запоминающее устройство

Иллюстрации

Показать все

Реферат

 

Изобретение относится к области вычислительной техники, а именно к запоминающим устройствам, и может быть использовано в системах сбора и передачи информации автоматизированных систем управления различными технологическими процессами. Цель изобретения состоит в повьшении надежности устройства. Устройство содержит регистры, накопитель, триггеры , элементы И, многофазньй генератор одиночных импульсов, элемент ИЛИ, коммутатор, счетчики. Устройство позволяет осуществлять блокировку режима считывания во время цикла записи и наоборот. 1 ил. с S

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (111 (egg G11C700

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3796980/24-24 (2?) 02.10.84 (46) 23.04.86, Бюл. Н". 15 (71) Всесоюзный научно-исследовательский и проектно-конструкторский институт геофизических методов исследований, испытания и контроля нефтегазоразведочных скважин (72) А.А.Веселов и Н.В.Беляков (53) 681.327.6(088.8) (56) Авторское свидетельство СССР

Ф 493805, кл. С 11 С 7/00, 1975.

Авторское свидетельство СССР

N - 942132, кл. G 11 С 7/00, 1982. (54) БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТБО (57) Изобретение относится к области вычислительной техники, а именно к запоминающим устройствам, и может быть использовано в системах сбора и передачи информации автоматизированных систем управления различными технологическими процессами. Цель изобретения состоит в повышении надежности устройства. Устройство содержит регистры, накопитель, триггеры, элементы И, многофазный генератор одиночных импульсов, элемент

ИЛИ, коммутатор, счетчики. Устрой- " ство позволяет осуществлять блокировку режима считывания во время цикла записи и наоборот. 1 ил.

1226528

Изобретение относится к запоминающим устройствам и может быть использовано в системах сбора и перев дачи информации автоматизированных систем управления различными технологическими процессами.

Цель изобретения — повышение надежности устройства.

На чертеже представлена функциональная схема буферного запоминающего устройства.

Устройство содержит первый регистр 1, накопитель 2, второй регистр 3, первый RS-триггер 4, первый

5, второй 6, третий 7 элементы И, третий ЕБ-триггер 8, многофазный генератор,9 одиночных импульсов, второй RS-триггер 10, элемент ИЛИ 11, коммутатор 12, первый счетчик 13, второй счетчик 14.

Устр6йство работает следующим образом.

Б исходном состоянии счетчики адресов записи 13 и считывания 14, а также RS-триггеры 4 и 10 обнулены, а RS-триггер 8. находится в единичном состоянии. Накопитель 2 находится в режиме считывания.

При появлении импульса записи осуществляется запись входной информации во входной регистр 1 и взведение по S-входу RS-триггера 4 в единичное состояние. Так как RS-триггер

8 находится в единичном состоянии, то через первый элемент И 5 сигнал готовности к записи поступает на

S-вход RS-триггера 10 и взводит его, что приводит к переключению накопителя 2 из режима считывания в режим записи, переключению коммутатора 12 в режим коммутации адреса выходного кода счетчика 13 адреса записи на адресные входы накопителя 2 и к запуску многофазного генератора 9 одиночнык.импульсов в режиме формирования тактовых импульсов записи,, которые появляются последовательно на первом, втором и третьем выходах для тактирования цикла записи очередного информационного слова из входного регистра 1 в накопитель 2. По первому тактовому импульсу осуществляется запись информации из входного регистра 1 в накопитель 2. По второму импульсу, поступающему с второго выхода. многофазного генератора 9 одиночных импульсов, осуществляется наращивание адреса записи на единицу..

Появление импульса на третьем выходе

55 многофазного генератора 9 одиночных импульсов приводит к наличию высоких уровней на обоих входах второго элемента И 6 и как результат — к обнулению RS-триггера 4 по R-входу. При этом появление высокого уровня сигнала на его инверсном выходе приводит к сбросу в нулевое состояние RS-триггера 10, а это переключает накопитель

2 в режим считывания, коммутатор 12 в режим коммутации выходов счетчика

14 адреса считывания на адресные входы накопителя 2,и выключению режима формирования тактовьгх импульсов цикла записи многофазного генератора

9 одинсчных импульсов.

Появление импульса считывания на

R-входе RS-триггера 8 перебрасывает его в нулевое состояние, запрещая тем самым включение режима записи до тех пор, пока не закончится цикл считывания информации из накопителя

2 в выходной регистр 3. При этом на инверсном выходе RS-триггера 8 появляется единичный сигнал, который ввиду наличия единичного уровня на инверсном выходе RS òðèããåðà 10 поступает через третий элемент И 7 на второй управляющий вход многофазного генератора 9 одиночных импульсов, по которому разрешается формирование импульсов, тактирующих цикл считывания информации из накопителя 2 в выходной регистр 3. При этом в начале появляется импульс на четвертом выходе многофазного генератора 9 одиночных импульсов, поступающий через элемент ИЛИ 11 на второй управляющий вход накопителя 2. По этому импульсу осуществляется считывание информации из нулевой ячейки памяти накопителя

2. Затеи при появлении импульса на пятом выходе многофазного генератора

9 одиночньгх импульсов осуществляется перезапись информации на выходе накопителя 2 в выходной регистр 3. Появление импульса на шестом выходе многофазного генератора 9 одиночных импульсов приводит к наращиванию адреса считывания на единицу, а последний импульс по S-входу взводит

RS-триггер 8 в единичное состояние, что приводит к появлению сигнала сопровождения выдачи, выключению многофазного генератора 9 одиночных импульсов и разрешению включения режима записи на втором входе первого элемента И. 5.

122652S

В том случае, если импульс записи приходит во время, когда еще не закончен цикл считывания, по второму входу первого элемента И 5 блокируется включение режима записи RS-триггера 10.

Аналогично в случае прихода импульса считывания во время, когда еще не закончен цикл записи в накопитель 2, осуществляется блокировка включения режима считывания по первому входу третьего элемента И 7 до момента окончания цикла записи.

Формула изобретения

Буферное запоминающее устройство, содержащее накопитель,. первый и второй регистры, первый и второй счетчики, первый, второй и третий триггеры, элементы И, причем информационные входы первого регистра являются информационными входами устройства, выходы первого регистра подключены к информационным входам накопителя, выходы которого соединены с информационными входами второго регистра, выходы которого являются информационными выходами устройства, первые входы первого и третьего триггеров являются управляющими входами устройства, о т л и ч а ю щ е е с я тем, что, с целью повьпйения надежности устройства, в него введены многофазный генератор одиночных импульсов, коммутатор, элемент ИЛИ, причем первый вход первого триггера соединен с управляющим входом первого регистра, инверсный выход первого триггера подключен к одному Ъходу второго триггера, другой вход кото5 рого соединен с выходом первого элемента И, первый вход которого соединен с первым выхрдом первого триггера и первым входом второго элемента 4, выход которого подключен к второму входу первого триггера, прямой выход второго триггера соединен с управляющим входом коммутатора и первыми управляющими входами накопителя и многофазного генератора одиночных им15 пульсов, второй управляющий вход которого подключен к выходу третьего элемента И, первый вход которого соединен с инверсным выходом второго триггера, а второй вход — с инвер20 сным выходом третьего триггера, прямой выход которого подключен к второму входу первого элемента И и является контрольным выходом устройства, выходы многофазного генератора оди25 ночных импульсов соединены соответственно с первым входом элемента ИЛИ, входом первого счетчика, вторым входом второго элемента И, вторым входом элемента ИЛИ, управляющим входом второго регистра, входом второго счетчика, вторым входом третьего триггера, выход элемента ИЛИ подключен к второму управляющему входу накопителя, адресные входы которого соединены с выходами коммутатора, входы

35 первой и второй группы которого сое— динены соответственно с выходами первого и второго счетчиков.

1 226528

Составитель О.Кулаков

Редактор Е. Папп Техред И. Попович Корректорi С. Шекмар м

Заказ 2140/52 Тираж 543 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035,.Москва, Ж-35, Раушская наб.. д. 4/5

Производственно-полиграфическое предприятие, г.ужгород, ул.Проектная, 4