Генератор псевдослучайных испытательных последовательностей

Генератор псевдослучайных испытательных последовательностей

Иллюстрации

Показать все

Реферат

 

Изобретение относится к импульсной технике. Цель изобретения - расширение функциональных возможностей достигается путем получения управляемой временной диаграммы выходных сигналов. Для достижения поставленной цели в устройство введены второй блок памяти В, второй дешифратор 9, блок 3 формирования выходных сигналов , а также блоки управления 10, синхрочастот 1.1 и начальной установки 12.Генератор псевдослучайных испытательных последовательностей также содержит блок 1 формирования равномерно распределенных псевдослучайных чисел, блок 2 памяти, коммутатор 4, дешифратор 5, регистр 6 и счетчик 7. Функциональные схемы блока 3 формирования выходных сигналов, блока 10 управления, а также временные диаграммы работы генератора псевдослучайных испытательных последовательностей приводятся в описании изобретения. 2 з.п.ф-лы, 4 ил. (Л

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (19) (11) 21 А

151) 4 Н 03 К 3 84

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3816436/24-21 (22) 23.11.84 (46) 23.04.86. Бюл. Ф 15 (71) Киевский ордена Ленина политехнический институт им. 50-летия Великой Октябрьской социалистической революции (72) К.Г. Самофалов, Ю.С. Вилинский, В.В. Гроль Г.А. Иванов, Л.Ф. Карачун и О.И. Коваленко (53) 621.374.2(088.8) (56) Авторское свидетельство СССР

1! - 767743, кл. 0 06 F 1/02, 1979.

Авторское свидетельство СССР

М 920718, кл. С 06 F 7/58, 1980. (54) ГЕНЕРАТОР ПСЕВДОСЛУЧАЙНЫХ ИСПЫТАТЕЛЬНЫХ ПОСЛЕДОВАТЕЛЬНОСТЕЙ (57) Изобретение относится к импульсной технике. Цель изобретения — расширение функциональных возможностей достигается путем получения управляемой временной диаграммы выходных сигналов. Для достижения поставленной цели в устройство введены второй блок памяти 8, второй дешифратор 9, блок 3 формирования выходных сигналов, а также блоки управления 10, синхрочастот 1.1 и начальной установки 12>Ãåíåðàòîð псевдослучайных испытательных последовательностей также содержит блок 1 формирования равномерно распределенных псевдослучайных чисел, блок 2 памяти, коммутатор 4, дешифратор 5, регистр 6 и счетчик 7. Функциоыальные схемы блока

3 формирования выходных сигналов, блока 10 управления, а также временные диаграммы работы генератора псевдослучайных испытательных последовательностей приводятся в описании изобретения. 2 э.п.ф-лы, 4 ил.

1226621

Изобретение относится к импульсной технике.

Цель изобретения — расширение функциональных возможностей за счет получения управляемой временной диаг- pl раммы выходных сигналов.

На фиг. l представлена функциональная схема генератора псевдослучайных испь3тательньгх последователь13остей; на фиг. 2 — блок формирова- 10 ния выходных сигналов; на фиг. 3 блок управления; на фиг. 4 — временные диаграммы работы генератора.

Генератор псевдослучайных испытательных последовательностей (фиг,1) содержит блок 1 формирования равномерно распределенных псевдослучайных чисел, первый блок 2 памяти, блок 3 формирования выходных сигналов, коммутатор 4, первый дешифратор S регистр 6, счетчик 7, второй блок

8 памяти, второй дешифратор 9, блок

10 управления, блок 11 синхрочастот и блок 12 начальной установки. Выходы первого дешифратора 5 соединены с первыми входами триггеров регистра

6. Выход блока 12 начальной установки соединен с установочными входами регистра 6, счетчика 7, блока 10 управления и блока 1 формирования равЗО номерно распределенных псевдослучайных чисел, первая группа выходов которого соединена с первой группой входов блока 3 формирования выходных сигналов, вторая группа входов которого соединена с выходами второго дешифратора 9, первый выход которого соединен также с входом коммутатора, первая группа входов которогс соедииена с первой группой выходов первого блока 2 памяти, адресные входы которого соединены с второй группой выходов блока 1 формирования равномерно распределенных псевдослучайных чисел, вход которого соединен с входом счетчика 7 и первым выходом блоЯ ка 10 управления, второй вь3ход которого соединен с входом первого цешифратора 5, группа входов которого соединена с выходами коммутатора 4, вторая группа входов которого соединена с 533 первой группой выходов второго блока

В памяти, адресные входы которого соединены с выходами счетчика 7. Вход управления второго блока 8 памяти соединен с третьим выходом блока 10 55 управления и входом управления первого блока 2 памяти, вторая группа выхсдов которого соединена с третьей группой входов блока 3 формирования вь3ходных сиг налов р выход,:.. о со единен с вторыми входами;ри-3 еров регистра 6. Выходы блока 11 синхрочас тот соединены с соответствующими входами синхронизации блока 10 управления. Вторая группа выходов второго блока 8 памяти соединена с входами второго дешифратора 9.

Блок 3 формирования выходных сигналов (фиг. 2) содержит первый 13 второй,14, третий 15, четвертый 16 и пятый 17 элементы И, элемент HE 18, шестой 19, седьмой 20, восьмой 21 и девятый 22 элементы И, элемент

ИЛИ 23, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 24 и мультиплексор 25. Выход элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ ?4 соединен с первым входом шестого элемента И 19, выход которого соединен с первым входом элемента ИЛИ 23, второй, третий и четвертый входы которого соединеHbl соответственно с выходами седьмого

3G, восьмого 21 и девятого 22 элементов И, первый вход которого соединен с выхоцом пятого элемента И 17 и входом элемента Hl. 18, выход которого соединен с первым входом восьмого элемента И 21. Выходы первого 13, вто,рого 14, тре-ьего 15 и четвертого 16, элементов И соединены с соответствующими информационными входаму мультиплексора 25, выход которого соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ

И,M 24, второй вход которого. а также первые входы первого 13, второго 14 и третьего 15 элементов И являются третьей группой входов блока 3 формирования выходных сигналов, первой группой входов которого являются вторь!е эходь3 первого 13, второго l4 и третьего 15 элементов И, первый вход седьмого элемента И 20, входы четвертого 16 и пятого 17 элементов И и а.цресные входы мультиплексора 25.

Второй группой входов блока 3 формирования выходных сигналов являются

B I opbIe BxogbI шестого 19, седьмого

20., восьмого 21 и девятого 22 элементов

И и пятый вход элемента ИЛИ 23,выход которого является выходом блока 3 формирэвания выходньгх сигналов.

Блок 10 управления (фиг. 3) содержит последовательно соединенные с етчик 26 и дешифратор 27, элемент

НЕ 28, вход которого соединен с выходом дешифратора 27, выходы которого являются первым и вторым выходам3 блока 10 управления третьим выходом

226621 4

2 памяти, обеспечивая выбор соответствующей ячейки блока 2 памяти.

Содержимое этой ячейки считывается, но код номера выхода генератора не поступает на входы дешифратора 5, так как в это время коммутатор 4 накоторого является выход элемента

НЕ 28. Счетный вход счетчика 26 и вход управления дешифратора 27 являются входами синхронизации блока 10 управления, установочным входом которого является установочный вход счетчика 26.

Генератор псевдослучайных испытательных последовательностей работает следующим образом.

При включении устройства блок 12 начальной установки устанавливает счетчик 7, регистр 6 и блок 10 управления в начальное (нулевое) состояние, а в блоке 1 формирования равномерно распределенных псевдослучайных чисел устанавливает логическую единицу в старшем и логический нуль в младших разрядах.

В блоках 2 и 8 памяти записана следующая информация. В каждой ячейке блока 2 памяти записано слово, состоящее из двух частей. Иладшие разряды представляют собой код вероятности появления единичного сигнала, а старшие — код номера выхода генера тора псевдослучайных испытательных последовательностей. Каждое слово блока 2 памяти определяет номер выхода (код номера выхода записан в старших разрядах ячейки), на котором должен появиться сигнал с заданной вероятностью (код вероятности записан в младших разрядах ячейки). В каждой ячейке блока 8 памяти записано слово, состоящее из двух частей. Иладшие разряды представляют собой код признака типа выходного сигнала, а старшие — код номера выхода генератора псевдослучайных испытательных пос ледовательностей.

Работа генератора псевдослучайных испытательных последовательностей синхронизируется блоком 10 управления на входы которого поступают две сдвинутые синхросерии из блока 11 (фиг.4 а,б) синхрочастот.

Время появления сигнала с блока

10 управления на входе разрешения дешифратора 5 определяется максимальной задержкой появления сигнала на одном из D-входов триггеров регистра 6. t0

Сигнал с дешифратора 9 поступает в блок 3 формирования выходных сигналов, где формируется сигнал заданного типа, который поступает на информационные входы выходного регистра 6.

Если код признака с дешифратора 9 определяет, что должен быть сформирован сигнал одного из следующих типов: на заданном выходе генератора сигнал логического нуля; на заданном выходе генератора сигнал логической единицы; равновероятный сигнал — "0" или "1" на заданном выходе генератора с вероятностью P = 0,5; импульсный единичный сигнал с фиксированной вероятностью; импульсный нулевой сигнал с фиксированной вероятностью, то коммутатор 4 подключает выходы блока 2 памяти к входам дешифратора 5 и код номера выхода поступает на входы дешифратора 5. При этом на тактовом входе соответствующего разряда выходного регистра 6 появляется сигнал логической единицы и этот разряд изменяет свое состояние в соответствии с сигналом, поступившим иэ блока 3 формирования выходных сигналов.

Если код признака с дешифратора 9 определяет, что должен быть сформирован сигнал, при котором только на одном выходе генератора происходит изменение значения сигнала, причем единичное значение сигнала устанавливается с заданной вероятностью, то сигнал с выхода дешифратора 9, соединенного с входом коммутатора 4, отклю чает сигналы с первой группы выходов блока 8памяти иподключает сигналыс первой группывыходов блока 2 памяти к входам коммутатора 4. Код вероятности с блока 2 памяти при этом поступает в блок 3 формирования выходных сигна20

У

55

Блок 1 формирования равномерно распределенных псевдослучайных чисел в каждом такте генерирует равновероятностный псевдослучайный код, который поступает на адресные входы блока ходится в режиме, при котором первая группа выходов блока 2 памяти отключена от входов дешифратора 5. В каждом такте изменяется состояние счетчика

7, формирующего адреса, и из блока 8 памяти выбирается соответствующая ячейка. Старшие разряды (первая группа выходов) этой ячейки поступают на входы коммутатора 4, младшие разряды (вторая группа выходов) — на входы дешифратора 9, формирующего признак °

122662! лов, который формирует единичный сигнал с этой вероятностью. Сигнал с выхода блока 3 формирования выходных сигналов поступает на информационные входы выходного регистра б. Код номера выхода, считанный к этому времени из ячейки блока 2 памяти, дешифрируется дешифратором 5. На тактовом входе выбранного разряда выходного ре- 10 гистра 6 появляется сигнал логической единицы и выход этого разряда выходного регистра 6 изменяет свое состояние в соответствии с сигналом, поступившим иэ блока 3 формирования 15 выходных сигналов °

Формирование сигналов псевдослучайного кода производится в блоке 3 формирования выходных сигналов (фиг. 2) следующим образом.

С помощью псевдослучайных кодов, формируемых на первой группе выходов блока 1 формирования равномерно распределенных псевдослучайных чисел и подаваемых на адресные входы мультип- 25 лексора 25, в любом такте выбирается с вероятностью 1/2 какой-либо один иэ К адресов входных каналов мультиплексора 25. Если какой-либо из входных каналов мультиплексора 25 удерживать в единичном состоянии, то на выход мультиплексора 25 единичный сигнал проходит только в том случае, когда на адресные его входы поступает код адреса данного канала. Адерс в любой момент может появиться: случайно (псевдослучайно) с вероятностью

Р = — р, -. Поэтому вероятность единичного сигнала на выходах мультиплексо- о х fl ра25Р = — Р. гден-чисВь!х 2""; &xi ло объединенных входов мультиплексора, P „. — вероятность единичного ьх сигнала íà i -м входе мультиплексоЯ5 ра. Подавая двоичный код вероятности из блока 2 памяти, а также равновероятные сигналы на входы элементов

И 13 — 16 и объединяя входы мультиплексора 25 в группы, можно задать на входных каналах мультиплексора 25

50 различные значения вероятности.

Тем самым можно обеспечить задание на выходе мультиплексора 25 вероятности появления единичного сигнала в пределах 0 — 1 с определенным

55 интервалом дискретности.

Сигнал заданной вероятности формируется на выходе элемента И 19, равновероя тнос тный — на выхо...е:., емента И 20. Импульсные сигналы с фиксированной вероятностью формируются с помощью элемента И 17 и элемента НЕ18 на выходах элементов И 21 и 22. На входы элемента И 17 поступают ровновероятностные сигналы с первой группы выходов блока 1 формирования равномерно распределенных псевдослучайных чисел. Раоотой элементов И 1922 и элемента ИЛИ 23 управляют соответствующие выходы дешифратора 9.

Блок !0 управления (фиг. 3) работает следующим образом.

В начале работы сигналом с выхода блока 12 начальной установки счетчик

26 блока 20 управления устанавливается в нулевое состояние.

Разнесенные во времени синхрочастоты с блока 11 синхрочастот (фиг. 4

А,В ) обеспечивают изменение состояния счетчика 26 (фиг. 4 Ь ) и стробирование дешифратора 27 блока 10 управления. На первом выходе дешифратора ?7 формируется сигнал (фиг. 4ь), поступающий на счетный вход счетчика

7 и вход синхронизации блока 1 формирования равномерно распределенных псевдослучайных чисел. Этот же сигнал, пройдя через элемент НЕ 28 (фиг. 4 ), обеспечивает управление работой блоков 2 и 8 памяти. На к-ом выходе дешифратора 27 формируется сигнал управления (фиг. 4 е ) дешифратаром 5.

Формула и з о б р е т е H H H

1. Генератор псевдослучайных ис пытательных последовательностей, содержащий блок формирования равномерно распределенных псевдослучайных чисел, счетчик, первый блок памяти, коммутатор, первый дешифратор, выходы которого соединены с первыми входами триггеров регистра, о т л и ч а ю—

m и Й "ятем, что,,с целью расширения функциональных возможностей за счет получения управляемой временной диаграммы выходных сигналов, генератор содержит второй блок памяти, второй дешифратор, блок формирования выходных сигналов, блок управления, блок синхрочастот, блок начальной установки, выход которого соединен с установочными входами регистра„ счетчика, блока управления

122б 621 и блока формирования равномерно распределенных псевдослучайных чисел, первая группа выходов которого соединена с первой группой входов блока формирования выходных сигналов, вторая группа входов которого соединена с выходами второго дешифратора, первый выход которого соединен также с входом коммутатора, первая группа входов которого соединена с первой группой выходов первого блока памяти, адресные входы которого соединены с второй группой выходов блока формирования равномерно распределенных псевдослучайных чисел, вход которого соединен с входом счетчика и первым выходом блока управления, второй выход которого соединен с входом перво" го дешифратора, первая группа входов которого соединена с выходами коммутатора, вторая группа входов которого соединена с первой группой выходов второго блока памяти, адресные входы которого соединены с выходами р5 счетчика, вход управления второго блока памяти соединен с третьим выходом блока управления и входом управления первого блока памяти, вторая группа выходов которого соединена с третьей группой входов блока формирования выходных сигналов, выход которого соединен с вторыми входами триггеров регистра, выл оды блока синхрочастот соединены с соответст35 вующими входами синхронизации блока управления, вторая группа выходов второго блока памяти соединена с входами второго дешифратора.

2. Генератор по п. 1, о т л и— ч а ю шийся тем, что блок формирования выходных сигналов содержит первый, второй, третий, четвертый и пятый элементы И, элемент НЕ, шестой, седьмой, восьмой и девятый элементы

И, элемент ИЛИ, мультиплексор, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с первым входом шестого элемента И, выход которого соединенс первым входом элемента ИЛИ, второй, третий и четвертый входы которого соединены соответСтвенно с выходами седьмого, восьмого и девятого элемень тов И, первый вход которого соединен с выходом пятого элемента И и.входом элемента НЕ, выход которого соединен с первым входом восьмого элемента И, выходы первого, второго, третьего и четвертого элементов И соединены с соответствующими информационными входами мультиплексора, выход которого соединен с первым входом элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого, а также первые входы первого, второго и третьего элементов И являются третьей группой входов блока формирования выходных сигналов, первой группой входов которого являются вторые входы первого, второго, третьего элементов И, первый вход седьмого элемента И, входы четвертого, пятого элементов И и адресные входы мультиплексора, второй группой входов блока формирования выходных сигналов являются вторые входы шестого, седьмого, восьмого, девятого элементов И и пятый вход элемента ИЛИ, выход которого является выходом блока формирования выходных сигналов.

3. Генератор по п. п.1,о т л и— ч а ю шийся тем, что блок уп" равления содержит последовательно соединенные счетчик и дешифратор, элемент НЕ, вход которого соединен свыходом дешифратора, выходы которого являются первым и вторым выходами блока управления, третьим выходом которого является выход элемента НЕ, счетный вход счетчика и вход управления дешифратора являются входами синхронизации блока управления, установочным входом которого является установочный вход счетчика.

1226621

1.й tp. юг. 2 сна 3

Г1

1 Г=. Г1 (.оставитель Ю. Бурмистров

Техред В,Кадар корректор Г. Решетник.Редактор Н. Рогулич

Подписное

Тираж 816

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35„ Раушская наб., д. 4/5

Заказ 2146/57

Производственно-полиграфическое предприят е, тие г. Ужго од ул. Проектная, 4

P y °