Устройство для умножения

Устройство для умножения

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вы4ислительной технике и может быть использовано при разработке быстродействующих устройств для умножения двоичных и десятичных чисел. Целью изобретения является расширение области применения устройства за счет возможности умножения на нем наряду с двоичными и десятичных чисел. Устройство содержит регистры множимого, множителя и результата, блок кратных, блок частичных произведений, блок двоичного суммирования, блок суммирования тетрадных переносов, блок преобразования двоичного кода в десятичный, блок десятичного суммирования и коммутатор . Цель достигнута за счет введения в устройство блока кратных, блока суммирования тетрадных переносов , блока преобразования двоичного кода в десятичный, блока десятичного суммирования и коммутатора. Причем выход регистра множимого соединен с входом блока кратных, выход которого соединен с вторым входом блока частичных произведений. Выходы тетрадных переносов блока двоичного суммирования соединены соответственно с входами блока суммирования тетрадных переносов, выходы которого соединены соответственно с первой группой входов блока преобразования двоичного кода в десятичный, вторая группа входов которого соединена соответственно с выходами тетрадных сумм блока двоичного суммирования. Выходы блока преобразования двоичного кода в десятичный соединены соответственно с входами блока десятичного суммирования . Выходы тетрадных блоков двоичного и десятичного суммирования соединены соответственно с первой и второй группами входов коммутатора, выход которого соединен с входом регистра результата, 1 ил. Ф §. ND Ю сл 00

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (Ю4606Г 7 52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHOMV СВИДЕТЕЛЬСТВУ! с

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3529673/24-24 (22) 24. 12. 82 (46) 07,05.86, Бюл. № 17 (71) Минский радиотехнический институт (72) Л.Г.Лопата, А.А.Шостак и Л.О.Шпаков (53) 681.325(088.8) (56) Авторское свидетельство СССР

¹ 1157542, кл. G 06 F 7/52,13.09.82.

Авторское свидетельство СССР

¹ 1116427, кл. G 06 F 7/52, 06.10.82, (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ (57) Изобретение относится к вычислительной технике и может быть использовано при разработке быстродействующих устройств для умножения двоичных и десятичных чисел. Целью изобретения является расширение области применения устройства за счет возможности умножения на нем наряду с двоичными и десятичных чисел. Устройство содержит регистры множимого, множителя и результата, блок кратных, блок частичных произведений, блок двоичного суммирования, блок суммирования тетрадных переносов, блок преобразования двоичного кода в десятичный, блок десятичного суммирования и ком„„SU„„1229758 А1 мутатор. Цель достигнута sa счет введения в устройство блока кратных, блока суммирования тетрадных переносов, блока преобразования двоичного кода в десятичный, блока десятичного суммирования и коммутатора. Причем выход регистра множимого соединен с входом блока кратных, выход которого соединен с вторым входом блока частичных произведений. Выходы тетрадных переносов блока двоичного суммирования соединены соответственно с входами блока суммирования тетрадных переносов, выходы которого соединены соответственно с первой группой Входов блока преобразования двоичного Ж кода в десятичный, вторая группа входов которого соединена соответственно с выходами тетрадных сумм блока { двоичного суммирования. Выходы блока преобразования двоичного кода в де- g . сятичный соединены соответственно с входами блока десятичного суммирования. Выходы тетрадных сумм. блоков двоичного и десятичного суммирования соединены соответственно с первой и CO второй группами входов коммутатора, 4 выход которого соединен с входом ре- Q3 гистра результата. 1 ил.

1 122

Изобретение относится к вычислительной технике и может быть использовано при разработке универсальных быстродействующих устройств для умножения двоичных и десятичных чисел.

Цель изобретения — повышение быстродействия устройства за счет сокращения времени выполнения в нем умножения двоичных чисел.

На чертеже приведена структурная схема устройства (число десятичных разрядов у множимого и множителя равно п ) .

Устройство содержит регистры 1-3 соответственно множимого, множителя и произведения, блок 4 формирования кратных множимого, блок 5 формирования частичных произведений, узлы

6, -62 тетрадного суммирования, узлы

7, -72,суммирования тетрадных переносов, узлы 8„-8,,преобразования двоичного кода в десятичный, блок 9 десятичного суммирования, коммутаторы

10, -10 первой группы, коммутаторы

11, -11,второй группы и вход 12 режима устройства.

Выходы регистра 1 множимого подключены к информационным входам блока 4 формирования кратных множимого, вход управления режимом работы которого подключен к входу 12 режима устройства, выходы регистра 2 множителя и блока 4 формирования кратных множимого подключены к входам блока

5 формирования частичных произведений, тетрадные выходы которого подключены к входам соответствующих узлов 6„ -6 тетрадного суммирования, тетрадные выходы узлов 6 -6 тетрад2 п 2 ного суммирования с первого по предпоследний подключены к входам младших разрядов соответствующих узлов

8, -82 tïðåîáðàçîâàíèÿ двоичного кода в десятичный, тетрадный выход последнего узла 6 тетрадного суммирования подключен к входу старшего разряда блока 9 десятичного. суммирования, тетрадные выходы узлов 6, -6 тетрадного суммирования подключены к первым информационным входам соответствукщих коммутаторов 10„ -10 первой группы, вторые информационные входы которых. подключены к выходам соответствующих разрядов блока 9 десятичного суммирования, выходы коммутаторов 101 -10, первой группы подключены к входам соответствующих разрядов регистра 3 произведения, информацион9758 2 ные входы коммутаторов 11 -11 сое1 g. rh-1 динены с выходами переносов соответствунлцих узлов 6„-6,тетрадного суммирования с первого по предпоследний и входами соответствукицих узлов 7,—

7, уммирования тетрадных переносов, выходы которых подключены к входам старших разрядов соответствукицих узлов 8„-82,преобразования двоичного кода в десятичный, выходы которых подключены в соответствии со значениями весов разрядов к входам соответствующих разрядов блока 9, десятичного суммирования, выходы коммутаторов 11, -11,второй группы подключены к входам последующих узлов 6 -62 тетрадного суммирования, управляюии входы коммутаторов 10„ -102, 11

11,первой и второй групп подключены к входу 12 режима устройства.

Регистры 1 и 2 соответственно множимого и множителя предназначены для хранения -разрядных десятичных и л-разрядных двоичных сомножителей (предполагается, что > =4,).

В регистр 3 произведения записывается 2ъ-разрядное десятичное или же

2 -разрядное двоичное произведение.

В блоке 4 формируются двухкратное, четырехкратное и восьмикратное множимые. Получение этих кратных в двоичной системе счисления не вызывает никакого труда и все они могут быть образованы простым сдвигом кода множимого соответственно на один

35 два и три двоичных разряда в сторону его старших разрядов ° При использовании десятичной системы счисления с применением кода 8421 может быть использована такая же процедура сдви40 га, как и при двоичной системе счисления, за исключением того, что если удвоенная десятичная цифра равна или больше десяти, то (как и при сложении двух десятичных цифр в коде 8421)

45 требуются десятичный перенос и корректирующее добавление "+6". Блок 4 формирования кратных множимого может быть реализован на основе трех последовательно соединенных узлов удвое"i0 О ния и трех коммутаторов.

Блок 5 предназначен для формирования частичных произведений и может быть построен с помощью определенным образом смещенных линеек двухвходоI

- вых элементов И. На первые входы элементов И каждой линейки иэ блока 4 кратных поступает значение соответствующего кратного множимого, а на з 1229 их вторые входы подается значение соото ветствующего двоичного разряда регистра 2 множите."sr, На выходах элементов И одной линейки образуется одно часТичное произведение, а всего в блоке 5 формируе тся и, час тичных произведений. Выходы элементов И, расположенных в одной и той же весовой позиции (десятичной или шестнадцатиричной) блока 5, образуют его один тетрадный выход. Всего в блоке

5 имеется 2<, тетрадных выходов.

Узлы 6, -6 тетрадного суммирования осуществляют быстрое двоичное суммирование значений тетрад, сформи- 15 рованных на соответствующих тетрадных выходах блока 5 формирования частичных произведений, На тетрадном выходе каждого узла 6, -6 формируется тетрада суммы в однорядном двоичном коде, а на их выход переноса поступают все те переносы, которые образуются в данном узле 6 при суммировании в нем значений тетрад и которые имеют вес, превышающий вес суммируемых тетрад. Эти переносы могут быть как одноразрядными двоичными числами, так и многоразрядными.

Последнее имеет место при использовании в узлах 6„ -6 с целью увеличения их быстродействия многовходовых параллельных комбинационнь:х счетчиков.

Узлы 7, -7,суммирования тетрадных переносов предназначены для быстрого двоичного суммирования значений переносов, сформированных на выходах переносов соответствующих узлов 6, -6,тетрадного суммирования.

Они являются комбинационными суммирукхцими схемами.

Каждый узел 8< -8,предназначен для быстрого преобразования его входного двоичного кода в выходной десятичный код. Входной двоичный код узлов

8„ -8,образован следующим образом:

45 младшая его часть является тетрадой двоичной суммы соответствующего узла

6 тетрадного суммирования, старшая же часть является двоичной суммой, сформированной на выходе соответствующего узла 7 суммирования тетрадных переносов. Узлы В<-8, могут быть реализонаны как в виде однотактных комбинационных схем, так и на основе ПЗУ.

В последнем случае информацию в ПЗУ целесообразно хранить надлежащим образом либо в коде с избытком 3", либо в коде с изЯ тком "6". Это по758 4 эволяет исключить на входах блока 9 десятичного суммирования специальные кодопреобразователи, а следовательно, и повысить его быстродействие..

В блоке 9 десятичного суммирования выполняется суммирование с учетом весов разрядов десятичных результатов, образованных на выходах узлов S < -8 преобразования двоичного кода в десятичный. В большинстве практических случаев этот блок должен обеспечивать быстрое десятичноесуммирование либо двух, либо трех десятичных слагаемых.

Коммутаторы 10„-10 первой группы осуществляют передачу информации на входы регистра 3 произведения или с выходов разрядов блока

9 десятичного суммирования (режим десятичного умножения), или с тетрадных выходов узлов 6 -6 тетрадного суммирования (режим двоичного умножения). Каждый коммутатор 10,—

10 „ может быть реализован на четырех логических элементах 2И-2ИЛИ.

Коммутаторы 11 -11 второй груп м-С пы предназначены для объединения в режиме двоичного умножения независимых узлов 61 -6 тетрадного суммирования в единый (цельный) блок двоичного суммирования, осуществляющий быстрое суммирование << двоичных частичных произведений и формирукщий на своих выходах 2< -разрядный результат в однорядном двоичном коде. В этом блоке двоичного суммирования могут быть применены все самые совершенные методы и средства быстрого сворачивания << -рядного двоичного кода в однорядный. Наличие коммутаторов 11, -11,на путях передачи переносов от одних узлов 6 тетрадного суммирования к другим в большинстве случаев не снижает быстродействие блока двоичного суммирования, так как разрядные переносы его суммирукмцих элементов формируются, как правило, быстрее, чем разрядные суммы. В тех же случаях, когда это будет признано целесообразным, функции коммутаторов i1 -11 могут быть учтег,-1 ны при разработке соответствукщих суммирующих элементов блока двоичного суммирования, не снижая их быстродействие. Коммутаторы 11 -11 вто1 2ГТ< -1 рой группы могут быть реализованы на основе двухвходовых элементов И.

Устройство при умножении в нем двоичных и десятичных чисел, работает следукщим образом.

1229758

5 !

О!

В режиме двоичного умножения по сигналу на входе 12 устройства блок

4 настраивается. на формирование двоичных кратных множимого, коммутаторы

11 -11 1второй группы обесп чивают

1 2 1 объединение независимых узлов 6, -6>, тетрадного суммирования в единый блок двоичного суммирования, осуществляющий преобразование -разрядного двоичного кода в однорядный, а с помощью коммутаторов 10, -10 первой группы подготавливается передача результатов с тетрадных выходов узлов 6 -6, на информационные входы регистра 3 произведения. Далее одновременно или последовательно во времени в регистры 1 и 2 загружаются -разрядные двоичные сомножитепи.

После этого в блоке 4 формируются двоичные кратные множимого (двухкратное, четырехкратное и восьмикратное), которые совместно с множимым поступают соответствующим образом на входы блока 5, где образуется ь двоичных частичных произведений. С помощью узлов 6, -6 тетрадного суммирования, объединенных с помощью, коммутаторов

11, -11,второй группы в единый блок двоичного суммирования, осуществляется быстрое суммирование двоичных частичных произведений и образовавшаяся при этом 2п-разрядная двоичная сумма через коммутаторы

10„ -10 первой группы записывается в регистр 3 произведения.

При умножении в устройстве десятичных чисел по сигналу на входе 12 режима устройства блок 4 настраивается на формирование десятичных кратных множимого, коммутаторы 11, — 11 „ второй группы обеспечивают независимую (автономную) работу всех узлов

6,-6 тетрадного суммирования, а с помощью коммутаторов 10 -10 первой

1 2m группы подготавливается прием информации на входы регистра 3 произведения с выходов разрядов блока 9 десятичного суммирования.

Далее одновременно либо последовательно во времени в регистры 1 и 2 загружаются m -разряцные десятичные сомножители. После этого в блоке 4 формируются десятичные кратные множимого (двухкратное, четырехкратное и восьмикратное), а в блоке S образуется 4, десятичных частичных произведений. С помощью узлов 6,-6„ тетрадного суммирования и соответствую.20

;25

55 щих узлов 7, -7,„,,суммирования тетрадных переносов осуществляется автономное (локальное) двоичное суммирование равновесовых тетрад этих десятичных частичных произведений, а образовавшиеся при этом двоич .ые реэультаты преобразуются на соответствуюших узлах 8„ -8,в десятичные, которые далее в блоке 9 преобразуются в однорядный 2 -разрядный десятичный результат. Этот результат и записывается в регистр 3 в качестве окончательного произведения.

Формула изобретения

Устройство для умножения, содержащее регистры множимого, множителя и произведения, блок формирования кратных множимого, блок формирования частичных произведений, узлы тетрадного суммирования, узлы преобразования двоичного кода в десятичный, блок десятичного суммирования и коммутаторы первой группы, причем выходы регистра множимого подключены к информационным входам блока формирования кратных множимого, вход управления режимом работы которого подключен к входу режима устройства, выходы регистра множителя и блока формирования кратных множимого подключены к входам блока формирования частичных произведений, тетрадные выходы которого подключены к входам соответствующих узлов тетрадного суммирования, тетрадные выходы узлов тетрадного суммирования с первого по предпоследний подключены к входам младших разрядов соответствующих узлов преобразования двоичного кода в десятичный, тетрадный выход последнего узла тетрадного суммирования подключен к входу старшего разряда блока десятичного суммирования, тетрадные выходы узлов тетрадного суммирования подключены к первым информационным входам соответствующих коммутаторов первой группы, о т л и ч а ю щ е е— с я тем, что, с целью повышения быстродействия, в него введены узлы суммирования тетрадных перекосов и коммутаторы второй группы, информационные входы которых соединены с выходами переносов соответствующих узлов тетрадного суммирования с первого по предпоследний и входами соответствующих узлов суммирования тетрадных пе1229758

Составитель А.Шостак

Редактор М.Бланар Техред Г.Гербер

Корректор В.Бутяга

Заказ 2451/49 Тираж 671

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Подписное

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 реносов, выходы которых подключены к входам старших разрядов соответствующих узлов преобразования двоичного кода в десятичный, выходы которых подключены в соответствии со значениями весов разрядов к входам соответствующих разрядов блока десятичного суммирования, выходы которых подключены к вторым информационным входам соответствукщих коммутаторов первой группы, выходы которых подключены к входам соответствующих разрядов регистра произведения, выхо ды коммутаторов второй группы подключены к входам последующих узлов тетрадного суммирования, управляющие входы коммутаторов первой ивторой групп подключены к входу режима устройства.