Ассоциативное суммирующее устройство @ -разрядных двоичных и двоично-десятичных чисел

Ассоциативное суммирующее устройство @ -разрядных двоичных и двоично-десятичных чисел

Иллюстрации

Показать все

Реферат

 

Изобретение относится к области вычислительной техники, а точнее к устройствам для сложении нескольких чисел, представленных как в двоичной , так и в двоично-десятичной системе счисления, и может использоваться в устройствах обработки информации . Цель изобретения - расширение области применения за счет возможности суммирования N чисел, представленных в. двоично-десятичной системе счисления. Устройство содержит первый постоянный запоминающий блок, ассоциативный затгоминакяций блок, первую, вторую, третью и четвертую группы элементов И, первый и второй элемент И, первую и вторую группы элементов задержки, второй постоянньй запоминающий блок, элемент задержки , регистр промежуточного результата , регистр хранения переноса и N входных регистров. 4 ил. (Л

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (19) (И) (50 4 G 06 F 7/50

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3850695/24-24 (22) 12.11.84 (46) 23.05,86, Бюл, Р 19 (» ) Дагестанский политехнический институт (72) Н.-N.À. Исмаилов и О.Г. Кокаев (53) 681.325.5(088.8) (56) Малиновский Б.Н. и др. Справочник.по цифровой вычислительной технике (электронные вычислительные машины и системы). — Киев.: Техника, 1980, с. 65, рис. 24з.

Авторское свидетельство СССР

Р 1062689, кл. G 06 F 7/50,, 1983. (54) АССОЦИАТИВНОЕ СУММИРУЮЩЕЕ УСТ»

РОЙСТВО N n-РАЗРЯДНЫХ ДВОИЧНЫХ И

ДВОИЧНО-ДЕСЯТИЧНЬП(ЧИСЕЛ (57) Изобретение относится к области вычислительной техники, а точнее к устройствам для сложения нескольких чисел, представленных как в двоичной, так и в двоично-десятичной системе счисления, и может использоваться в устройствах обработки информации. Цель изобретения — расширение области применения за счет возможности суммирования N чисел, представленных в. двоично-десятичной системе счисления. Устройство содержит первый постоянный запоминающий блок, ассоциативный запоминающий блок, первую, вторую, третью и четвертую группы элементов И, первый и второй элемент И, первую и вторую группы

С2 элементов задержки, второй постоян- щ ный запоминающий блок, элемент задержки, регистр промежуточного результата, регистр хранения переноса и (N входных регистров. 4 ил.

1233134

Изобретение относится к вычислительной технике.

Цель изобретения — расширение области применения за счет возможности суммирования N чисел, представленных в двоично-десятичной системе счисления °

На фиг. 1 изображена функциональная схема предлагаемого устройства; на фиг. 2 — схема зашивки постоянного запоминающего блока; на фиг. 3— схема зашивки ассоциативного запоминающего блока; на фиг. 4 — упрощенная схема зашивки постоянного запоминающего блока для примера суммирования четырех слагаемых„ представленных как в двоичной, так и в двоично-десятичной системе счисления.

Устройство содержит первый посто-. янный запоминающий блок 1 (ПЗБ) с встроенным дешифратором адреса, ассоциативный запоминающий блок 2 ,(АЗБ), вторую группу элементов И 3, первый элемент И 4, третью группу элементов И 5, первую группу элементов И 6, вторую группу элементов 7 задержки, первую группу элементов 8 задержки, входы 9 слагаемых устройства, выход 10 суммы двоичных кодов, вторую шину il синхронизации, первую шину 12 синхронизации, второй элемент И 13, регистр 14 хранения первноса, N входных регистров 15, выход

16 суммы двоично-десятичных кодов, третью шину 17 синхронизации, элемент 18 задержки, регистр 19 промежуточного результата, четвертую группу элементов И 20, второй постоянный запоминающий блок 21, Устройство работает следующим образом.

На входы 9 слагаемых устройства в зависимости от того, в каком виде подаются слагаемые в двоичном или в двоично-десятичном, происходит запись чисел в Н входных регистров 15 либо полностью (в первом случае), либо i --й тетрады всех слагаемых (во втором случае).

Рассмотрим работу устройства, когда суммируемые слагаемые представлены в двоичной системе счисления.

При подаче тактового импульса на вторую шину 11 синхронизации устройства на первые входы элементов И 3 второй группы подаются одноименные разряды И слагаемых, которые в тече16

2О

5О ние тактового импульса определяют адрес слова, считываемого из первого

ПЗБ 1. Считанное слово иэ первого

ПЗБ 1 само является частью признака, подаваемого на признаковые входы

АЗБ 2, причем все разряды, кроме младшего, задеряд ваются на один такт.

Остальной частью признака являются все, кроме старшего, разряды, считываемые иэ ЛЗБ 2, и задерживаются на один такт. Сформированный признак дополнительно синхронизируется на элементах И 4-6 путем подачи сигнала по первой шине 12 синхронизации устройства, передний фронт которого начинается позже, а задний раньше тактового импульса, подаваемого по второй шине 11 синхронизации устройства.

Эта мера вызвана неидеальностью элементов группы 7 и 8 задержки.

В том же такте, в котором подан разрядный срез слагаемых, на выходе 10 АЗБ 2 появляется одноименный выходной разряд. Таким образом, на выходе получается результат суммирования в последовательном коде, причем количество тактов, эа которое вычисляется сумма, равно — п+ 1оя N, где <1., - количество затрачиваемых тактов;

n — - разрядность слагаемых;

Л вЂ” количество одновременно суммируемых слагаемых.

В двоично-десятичной системе счисления в коде 8,4,2,! устройство работает следующим образом, Через входы 9 слагаемьгх устройства в И входных регистров 15 поступают младшие тетради всех суммируемых слов . Используя блоки предназначенные для операции двоичного суммирования, а также соответствующие шины 11 и 12 синхронизации производят обычную операцию двоичного сложения, аналогично описанному алгоритму. Замечают при этом, что в регистре 14 пехранения переноса содержатся нули.

После обработки младших тетрад, т.е. четырехразрядных слагаемых, в регистре 19 промежуточного результата (в исходном: состоянии содержит нули) сформируется некоторая двоичная сум(7

Разрядность регистра промежуточного результата определяется как

Т„,, =: и + 1од(11+1), если N 16, 1233!34 гдето — разрядность регистра проме

"p P p жуточного результата; разрядность слагаемого (!!- 4), N — количество суммируемых слагаемых.

При подаче на третий тактовый вход !7 синхронизации устройства импульса происходит передача информации с регистра !9 промежуточного результата через элементы И 20 четвертой группы на вход встроенного дешифратора адреса второго постоянного запоминающего блока 21, поступает информация с промежуточного результата регистра и в том же такте происходит его обнуление (время хранения информации в промежуточном регистре результата определяется элементом 18 задержки).

Организация второго постоянного запоминающего блока 21 следующая (фиг. 4).

На вход второго постоянного запоминающего блока 21 поступает информация с регистра промежуточного результата с учетом переноса из предыдущих тетрад . Taê как рассматривают двоичную сумму, полученную при сложении младших тетрад, то соответственно переносов из предыдущих тетрад нет. С выхода постоянного запоминающего блока 21 по соответствующему адресу считывается слово, которое содержит два вида информации, а именно выделяет разряд единиц в двоичнодесятичном коде, содержащихся в сумме Б, а также остальные разряды (десятки, сотни, и т.д.), содержащиеся Б<,! в двоичном коде. Например:

255 1о

1!001 L = 0101

Полученная информация L в двоично-десятичном коде поступает на выходную шину 16 устройства, что является результатом суммирования устройством младших тетрад. Информация, полученная с выхода второго постоянного запоминающего блока 21, L в двоичном коде поступает на входы регистра 14 хранения переноса, что и есть количество переносов, необходимых учесть при суммировании вторых тетрад всех слагаемых. Разрядность регистра 14 хранения переноса определяется как

log (N-1)., Обработка следующих тетрад всех слагаемьгх происходит аналогично.

Разрядность регистра переноса меньше или равно четырем !z- о)=. 4 + lop; > (N+ I )) Р, если N 6 16.

Разрядность регистра 14 переноса больше четырех. (1ог.,(И-I) - 1np;>(N+1)J=

1np; (N — ) Р, !

О где P — - разрядность двоично-десятичного числа.

Формула и з обре т е н и я !

5 Ассоциативное суммирующее устройство N n-ðàsðÿäêûõ двоичных и двоично-десятичньгх чисел, содержащее первый постоянный запоминающий блок, ассоциативный запоминающий блок, 2б первый элемент И, первую группу элементов И, вторую группу элементов И, третью группу элементов И, первую и вторую группы элементов задержки, первый разрядный вьгход ассоциатив25 ного запоминающего блока является выходом суммы двоичных кодов, остальные выходы ассоциативного запоминающего блока через соответствующие элементы задЕржки первой группы соединены с первыми входами соответствующих элементов И первой группы, вторые входы которых подключен к первой шике синхронизации устройства, а выходы — к соответствующим

35 входам опроса первой группы ассоциативного запоминающего блока, адресные входы первого постоянного запоминающего блока соединены с выходами соответствующих элементов H второй группы, первые входы которых соединены с второй шиной синхронизации устройства, первый разрядный выход первого постоянного запоминающего блока соединен с первым входом первого элемента И, второй выход которого соединен с лервьми входами элементов И третьей группы и подключен к первой шине элементов И третьей группы и

I подключен к первой шине синхронизаSO ции, выходы первого запоминающего блока, кроме первого, подключены через соответствующие элементы задерж- ки второй группы ко вторым входам соответствуннцих элементов И третьей группы, выходы которых соединены с соответствующими входами опроса второй группы ассоциативного запоминающего блока, вход младшего разряда

1233134 которого соединен с выходом первого элемента И, о т л и ч а ю щ е е с я тем, что, с целью расширения области применения за счет воэможнос.ти сум- 5 мирования И чисел, представленных в двоично-десятичной системе счисле-. ния, в него введены второй постоянный запоминающий блок, регистр хранения переноса, И входных регистров, 1О второй элемент И, элемент задержки, четвертая группа элементов И, регистр промежуточного результата, информационные входы входных регистров являются входами слагаемых устройства, а их выходы соединены с вторыми входами соответствующих элементов И второй группы, выходы которых соединены с соответствующими адресными входами первого постоянного запоми- .2О нающего блока, вход младшего разряда которого соединен с выходом второго элемента И, первый вход которого соединен с выходом регистра переноса, синхровход которого соединен с синх- 25 ровходами входйых регистров, вторым входом второго элемента И и второй шиной синхронизации устройства, информационный вход регистра промежуточного результата с.оединен с вьгходом суммы двоичных кодов ассоциативного запоминающего блока, третья шина синхронизации соединена с первыми входами элементов И четвертой группы и через элемент задержки — с синхровкодом регистра промежуточной суммы, выходы которого соединены с вторыми входами соответствующих элементов И четвертой группь", выходы которых соединены с соотв" òñòâóþùèìè ацресными входами втОООГО постояннОГО запоминающего блока, все выходы второго постоянного запоминающе| о блока, кроме первого, соединены с информационными входами регистра переноса, первый выход второго постоянного запоминающего блока является выходом суммы двсичпо-цесятичньгх кодов устройCÒÁ ß .

1233134

Фиг3

Риа2

Составитель N. Есенина .Редактор Н. Бобкова Техред Л.Олейник Корректор N. Демчик

Заказ 2771/50 Тираж 671- Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4