Делительное устройство

Делительное устройство

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано в составе специализированных управляющих или .универсальных цифровых вычислительных машин, а также в качестве базового элемента при разработке различного типа распределенных вычислительных структур с повьпаенной помехоустойчивостью. Целью изобретения является повьшение помехоустойчивости за счет обеспечения некритичности к единичным сбоям в канале передачи и преобразования данньтх. В делительное устройство, содержащее регистры делимого и делителя, первый и второй регистры частного,-перемножитель , сумматор-вычитатель, схему сравнения, коммутатор и блок управления , введена обратная связь с выходов регистров частного через коммутатор на второй вход перемножителя и обратная связь по цепям управления с выхода cxeNflj сравнения через блок управления . 3 ил. I (Л ::о 00 со

СОЮЗ СОВЕТСКИХ

СО().ИАЛИСТИЧЕОНИХ

РЕС(1УБЛИК (19) (11) (51) 4 G 06 F 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3763759/24-24 (22) 03.07.84 (46) 23.05;86. Бюл. 11 19 (72) Е.П.Угрюмов, А,А,Биушкин и И.В.Герасимов (53) 681.325(088.8) (56) Авторское свидетельство СССР

Р 989556,. кл. G 06 F ?/52, 1983.

Авторское свидетельство СССР, 9 781813, кл. G 06 F 7/52, 1980. (54) ДЕЛИТЕЛЬНОЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть использовано в составе специализированных управляющих или .универсальных цифровых вычислительных машин, а также в качестве базового элемента при разработке различного типа распределенных вычислительных структур с повышенной помехоустойчивостью. Целью изобретения является повышение помехоустойчивости за счет обеспечения некритичности к единичным сбоям в канале передачи и преобразования данных. В делительное устройство, содержащее ре- гистры делимого и делителя, первый и второй регистры частного, перемножитель, сумматор-вычитатель, схему сравнения, коммутатор и блок управления, введена обратная связь с выходов регистров частного через коммутатор на второй вход перемножителя и обратная связь по цепям управления с выхода схемы сравнения через блок управления, 3 ил.

А

Р

1+8 (3) P ° = А-ВР

1+<

9 (4) Р = А, 1 l233l

Изобретение относится к вычислительной технике и может быть использовано в составе специализированных управляющих или универсальных цифровых вычислительных машин, а также в качестве базового элемента при разра. ботке различного типа распределенных вычислительных структур с повышенной помехоустойчивостью.

Цель изобретения — повышение поме- 1!! хоустойчивости за счет обеспечения некритичности частного к единичным сбоям.

На фиг.l представлена функциональная схема делительного устройства; на фиг.2 — функциональная схема блока управления; на фиг.3 — временная диаграмма работы блока.

Делительное устройство (фиг.l) содержит регистры делимого I,, делителя 2п

2„ частного 3 и 4, умножитель 5, сумматор-вычитатель 6 и схему 7 сравнения, коммутатор 8 и блок 9 управления, выход 10 результата устройства, .вход 11 установки в начальное состоя- 2 .! ние устройства, вход 12 пуска устройства, .тактирующий вход 13 устройства, выход 14 сигнала готовности устройства, входы делимого 15 и делителя 16 устройства, вход 17 сигнала ответа устройства, выходы сигналов стробирования 18 и о запросе 19 устройства.

Блок 9 управления (фиг ° 2) состоит из трех элементов ИЛИ 20 — 22, элемента ИЛИ-HE 23, элемента И 24, элемента 25 задержки, двух D-триггеров

26 и 27, двух RS-триггеров 28 и 29.

Делительное устройство осуществляет деление двоичных чисел с фиксиро.ванной запятой в соответствии со следующим реккурентным соотношением: где А — код делимого,  — код делителя;

Р °,Р, — код 1 -го и (1+1)-ro

111 приближения частного;

i =0,1,2,... — порядковый номер одного шага приближения частного.

Условием окончания операции деления в соответствии с выражением (1} будет

Отсюда следует, что при выполнении условия (2) согласно соотношению

37 2 (I) образован результат на выходе устройства:

Информация в регистры 1, 2 и 4 записывается по положительному перепаду синхронизирующих импульсов, а в регистр 3 — по отрицательному.

Сумматор — вычитатель 6 и схема 7 сравнения выполнены в виде комбинационных схем.

Делительное устройство работает следующим образом.

На тактирующий вход С 13 устройства поступают импульсные сигналы синхронизации (фиг.3) Исходное состояние устройства задается единичным импульсным сигналом, поступающим на вход SR 11, При этом выходы регист-. ров 1 — 4 устанавливаются в нулевое состояние, на выходе схемы 7 сравнения сбразуется единичный сигнал, выходы AK 18 и RA 14 переходят в нулевое состояние, а выход RQ 19 — единичное. Синхронизирующие сигналы с первого, второго и третьего входов блока 9 управления запрещены. Указанное состояние соответствует режиму ожидания (запроса) данных с источника информации.

При готовности данных на источнике инициируется единичный сигнал, ко. тарый поступает на вход ST 12 устройства. На. первом выходе блока 9 управ. .пения образуется единичный импульсный сигнал, положительным перепадом которого в регистры делимого 1 и делителя 2. с входных шин А и В записывается двоичный код операндов. Этот же сигнал поступает на выход АК 18 устройства, информируя источник о приеме данных во входные регистры 1 и 2. Пятый выход блока 9 управления и, следовательно, выход RQ )9 устройства переходят в нулевое состояние.

В течение времени действия импульсного сигнала AK инициируются выходы умножителя S, сумматора-вычитателя 6 коммутатора 8, выход которого подклю» чен к выходу регистра 3 частного. На выходе сумматора-вычитателя 6 сформи рован код так как на выходе регистра 3 частного в данньв"; момент присутствует нулевой код.

Если P Ф О, то выход схемы 7 сравнения переходит в нулевое состояние.

После окончания действия импульсного сигнала АК с второго и третьего выходов блока 9 управления поступает двухтактная синхронизирующая последовательность импульсных сигналов, организующая рекурсивный процесс вычисления. Сигналы с второго и третьего выходов блока 9 управления сдвинуты во времени один относительно другого на величину г т для сохранения устойчивого состояния выходов сумматора- вычитателя . во время записи информации в регистр 3 или 4 частного. Положительным перепадом первого синхросигнала с третьего выхода блока. 9 управления значение Р» записано в регистр 4 частного. Единичным сигналам 2< с второго выхода блока 9 управления выход коммутатора 8 подключен к выходу регистра 4 частного и в течение действия единичного сигнала с третьего выхода блока 9 управления на выходе сумматора-вычитателя 6 формируется двоичный код

12331

Делительное устройство, содержащее регистры делимого и делителя, умножитель, сумматор-вычитатель, пер. вый и второй регистры частного, схему сравнения, коммутатор и блок управления, первый вход которого соединен с. выходом схемы сравнения, первый вход которой соединен с первым информационным входом коммутатора, выходам результата устройства и выходам первого регистра частного, вход сброся которого соединен с входами сброса второго регистра частного, регистров делимого и делителя, входом установки в начальное состояние устройства и вторым входом блока управления, третий вход которого соединен с входом пуска устройства, тактирую— щий вход которого соединен с четвертым входом блока управления, первый выход которого соединен с выходом сигнала готовности устройства, а второй выход — с синхровходами регистра делимого и регистра делителя, выход которого соединен с первым входом умножителя, управляющий вход коммутатора соединен с третьим выходом блока управления, о т л и ч а ю— щ е е с я тем, что, с целью повышения помехоустойчивости за счет обеспечения некритичности частного к единичным сбоям, вход делимого устройства соединен с информационным входом регистра делимого, выход которого соединен с суммирующим входом сумматора-вычитателя, вычитающий вход которогс соединен с выходом коммутатора, второй информационный вход которого соединен с вторым входом схемы сравнения и выходом второго регистра частного, информационный вход которо.

-o соединен с выходом сумматора — выР = A— - ВР

А

P Р к 1+В 2 (6)

50 который по отрицательному перепаду сначала с третьего выхода блока 9 управления записывается в регистр 3 частного.

Итерационный процесс продолжается до тех пор, пока на вьгхаде схемы 7 сравнения не сформируется единичный сигнал, свидетельствующий о выполнении равенства

Единичный сигнал с выхода схемы 7 сравнения поступает на первый вход блока 9 управления. При этом четвертый выход, а следовательно, и выход

RA устройства переходят в единичное состояние, которое соответствует готовности устройства для деления выдать результирующий код с шины Р 10 в приемник информации. После передачи информации в приемник последний вырабатывает на своих выходах квитирующий единичный сигнал о приеме данных, который пос-упает на вход AN 17 устройства. По этому сигналу четвертый выход блока 9 управления, а следовательно, и выход RA 14 сбросятся в нулевое состояние, а пятый вьгход блока 9 управления и, следовательно, 37 Я вьгход Щ 19 устройства перейдут в единичное состояние. Делительное устройство, таким образом, готово к приему новых данных А и В. При этом в отличие от исходного состояния полученный результат в регистрах 3 и 4 частного сохранен и он используется в следующел» цикле вычисления как первое приближение для нахождения частного. Тем самьм существенно уменьшается число итераций вычислительного процесса, что обеспечивает высокое бытродействие при обработке малых приращений входных операндов.

Формула изобретения

l233137 читателя и информационным входом первого регистра частного, синхровход которого соединен с синхровходом второго регистра частного и четвертым выходом блока управления, пятый выход которого соединен с выходом сигнала о запросе устройства, выход сигнала стробирования которого соединен с вторым выходом блока управления„ вход которого соединен с входом сигнала ответа устройства, причем блок управления содержит три элемента ИЛИ, элемент И, два D-триггера, два RSтриггера, элемент задержки и элемент

ИЛИ-НЕ, первый вход которого соединен со синхровходом первого. D-триггера и четвертым входом блока управления, третий вход которого соединен с первым входом элемента И, второй вход которого соединен с выходом первого RS-триггера и пятым выходом блока управления, первый выход которого соединен с выходом второго В-тригге:ра и первым входом первого элемента

ИЛИ, второй вход которого соединен с первыми входами второго и третьего элементов ИЛИ и вторым входом блока управления, пятый вход которого со5 единен с вторым входом третьего элемента ИЛИ, выход которого соединен с входом установки первого RS-триггера и входом сброса второго D-триггера, информационный вход которого соединен с первым входом блока управления, третий выход которого соединен с синхровходом в" îðîãî D-триггера и выходом элемента задержки, вход которого соединен с четвертым выходом блока управления, выходом элемента ИЛИ-НЕ и вторым входом второго элемента ИЛИ, выход которого соединен с входом сброса первого D-триггера, информационный вход которого соединен с выходом элемента И, а выход — .с вторым выходом блока управления, с входом сброса первого RS-триггера и входом установки второго RS-триггера, вход сброса которого соединен с выходом первого элемента ИЛИ, а инверсный выходс вторым входом элемента ИЛИ-НЕ.!

233!37

С »

И

<Ь сс < вэ ъ

t) b4

Составитель Е.Захарченко

Техред Л.Олейник Корректор В. Бутяга

Редактор Н.Бобкова

Заказ 277!/50 Тираж б7! Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

l!3035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно"полиграфическое предприятие, г. Ужгород, ул. Проектная,4