Устройство для деления двоичных чисел

Устройство для деления двоичных чисел

Иллюстрации

Показать все

Реферат

 

Изобретение относится к области вычислительной техники и может быть использовано в специализированных вы числительных устройствах. Целью изобретения является расширение функциональных возможностей за счет получения результата непосредственно в двоично-десятичной системе счисления. Устройство содержит регистр делимого, регистр делителя, сумматор, регистр частного, первый блок регистрации О и , блок управления, два маркерных регистра. В него введены блок элементов неравнозначности и второй блок регистрации О и так, что в процессе деления методом последовательного вычитания делителя из делимого результат накапливается в регистре частного в двоично-десятичном коде с указанием положения десятичной запятой. 4 з.п. ф-лы, 6 ил. I (Л IsD СО СО со со

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMV СВИДЕТЕЛЬСТВУ использовано в специализированных вы числительных устройствах. Целью изоб. ретения является расширение функциональных возможностей за счет получения результата непосредственно в двоично-десятичной системе счисления.

Устройство содержит регистр делимого, регистр делителя, сумматор, регистр частного, первый блок регистрации

"0" и "1", блок управления, два маркерных регистра. В него введены блок элементов неравнозначности и второй блок регистрации "0" и "1" так, что в процессе деления методом последова. тельного вычитания делителя из делимого результат накапливается в регистре частного в двоично-десятичном коде с указанием положения десятичной запятой. 4 э.п. ф-лы, 6 ил.

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3803201/24-24 (22) 17.10.84 (46) 23.05.86. Бюл. Н 19 (71) Специальное конструкторское бюро геофизического приборостроения института геологии АН АЗССР (72) В.А.Саркисов, P.À.Òîïåëüáåðã и Д.С.Лишневецкий (53) 601.325(088.8) (56) Самофалов К.Г. и др. Электронные цифровые вычислительные машины.—

Киев, 1976, с. 325, Авторское свидетельство СССР

9 615477, кл. С 06 F 7/52, 1977.

Авторское свидетельство СССР

Ф 646331, кл. С 06 F 7/52, 1975.

„„Я0„„1233139 А I (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ДВОИЧНЫХ

ЧИСЕЛ (57) Изобретение относится к области вычислительной техники и может быть

1233139

Изобретение относится к вычисли-. тельной технике и может быть использовано в специализированных вычислительных устройствах.

Пелью изобретения является расширение функциональных возможностей за счет получения результата непосредственно в двоично-десятичной системе счисления.

На фиг,l приведена структурная схема устройства для деления двоичных чисел; на фиг.2 — функциональная схема блока управления, на фиг.3 функциональная схема блока коммутаторов; на фиг.4 — функциональная схема блока формирования частного, на фиг.5 и 6 — функциональные схемы первого и второго блоков регистрации

Фt0tt tl 1!

Устройство для деления двоичных чисел (фиг . 1 ) содержит регистр 1 делимо г о, блок 2 коммутаторов, регистр

3 деления, сумматор 4, блок S управления, первый маркерный регистр 6, блок 7 формирования частного, первый блок 8 регистрации " О" и " 1 ", второй маркерный регистр 9, второй блок 1 О регистрации " 0" и " 1 ", блок i l элементов нер ав но значно с ти .

Блок 5 управления (фиг . 2 ) содержит распределитель 1 2 импульсов, пять элементов И 1 3- 1 7, дв а элемента

НЕ 1 8 и 1 9 и три триггера 2 0-2 2 .

Блок 2 коммутаторов (фиг . 3 ) содер жит два п-разрядных мультиплексора

23 и 2 4 (п=т+4, где m — - разрядно сть делимого) .

Блок 7 формирования частного (фиг.4) содержит кольцевой сдвиговый регистр 25, три счетчика 26-28, три .элемента И-ИЛИ 29-31 и элемент НЕ 32 (фактически таким образом может быть соединено любое количество элементов

И-ИЛИ и .счетчиков в зависимости от точности вычислений).

Первый блок 8 регистрации "0" и

"1" (фиг.5) содержит два элемента

И 33 и 34 и элемент ИЛИ-НЕ 35.

Второй блок 10 регистрации "О." и

"1" (фиг.6) содержит два элемента

И 36 и 37, элемент НЕ 38 и триггер 39.

Устройство работает следующим образом.

Перед операцией деления коды дели. мого и делителя вводятся в соответст. вующие регистры l и 3, а блок 5 управления и регистры 6 и 9 и блок 7 приводятся в исходное состояние

Я Е! части. Прн этом изменяется управляющий потенциал на третьем выходе блока 5 управления, блок 7 формирования частного устанавливается в режим вы(триггеры 20-22, счетчики ?6-28, мар керный регистр 6 сбрасываются в "0", исходным состоянием маркерного регистра 9 является "1" в младшем разряде и 0" в остальных, на всех выходах блока 5 управления, кроме второго, присутствует потенциал логического 0 ) .

Управляющий потенциал поступает на блок 2 коммутаторов, который подключает к входам слагаемых сумматора 4 выходы регистров 1 и 3, причем выход регистра 3 делителя инверсный.

На вход переноса младшего разряда сумматора 4 также поступает "1", при этом на выходе сумматора 4образуется код разности делимого и делителя, а выход переноса старшего ваэряда указывает на знак разности (! — если делимое больше делителя, "О" — если меньше), т.е. вычитание заменяется сложением с дополнительным кодом вычитаемого, Знак разности проверяется блоком 5 управления. Если делимое больше делителя, то на третьем выходе блока 5 управления устанавливается 11, поступающая в блок 7 формирования частного. Импульсом с первого выхода блока 5 управления равность с выхода сумматора 4 переписывается в регистр 1 делимого. Далее процесс повторяется до тех пор, пока разность на выходе сумматора положительна. Таким образом, в блок 7 формирования частного поступает столько импульсов, сколько раз делитель укладывае.:-.ся в делимом, причем, поскольку накопление импульсов идет в двоично †десятичн счетчиках, к моменту, когда разность между остатком и делителем в первый раз станет отрицательной, в блоке 7 формирования частного имеется целая часть числа.

При этом сигналы с первого выхода блока 7 формирования частного передаются на входы маркерного регистра 9, устанавливая последовательно его триггеры в 1 . Таким образом, граница "1" и 0 в маркерном регист. ре 9 перемещается по мере занятия счетчиков TipH подсчете целой части.

Как только в первый раз разность оказывается отрицательной, устройство переходит к вычислению дробной з 1 числения дробной части и производится умножение остатка на десять. Коммутатор организован таким образом (фиг.3), что на.первом выходе оказы- вается число 2 ч (ч — остаток), а на втором — число .8 ч, тогда на выхо де сумматора оказывается число 2ч+

+Зч = 10ч, т.е. остаток умножается на десять и записывается в регистр делимого. Далее сигнал блока 5 управления разрешает работу блока 10 регистрации "0" и "1", который проверя. ет состояние маркерного регистра 9.

Эта операция необходима для того, чтобы выяснить, имеются ли еще свободные счетчики для продолжения деления. При наличии свободных счетчиков в блоке 7 формирования частного в старшем разряде маркерного регистра

9 находится "0". При этом с первого выхода первого блока 8 регистрации

"0" и "1" на вход блока 5 управления поступает сигнал, запрещающий дальнейшие операции с регистром l делимого и сумматором 4. С выхода блока 5 управления начинают поступать импульсы на входы сдвигов маркерного регистра 9 и блока 7 формирования частного. При этом в последнем информация пересылается из счетчика в счетчик.в направлении к старшему, синхронно перемещается граница "1" и

"0" в маркерном регистре 9, причем на вход последовательного занесения информации регистра подан потенциал логического "0". Это перемещение идет под контролем первого блока 8 регистрации 0 и 1 до тех пор, пока в старшем разряде маркерного регистра 9 не окажется "1", указывающей, что результат вычисления целой части занял старшие счетчики блока 7 формирования частного, новая граница

"0" и "1" в маркерном регистре 9 указывает на последний занятый счетчик в блоке 7 формирования частного и, следовательно, местоположение занятой; эта граница определяется блоком

Il элементов неравнозначности, сигналы с выхода которого могут быть. использованы для указания запятой.

При наличии в старшем разряде маркерного регистра 9 "l" стробирующей импульс блока 5 .„правления проходит на второй вход блока 8 регистрации

"0" и "I", на первый вход которого поданы сигналы с выходов маркерного регистра 6. При наличии "0" во всех разрядах регистра 6 импульс с второ233139 ф го блока 10 регистрации "0" и "1" поступает на вход параллельной записи регистра 6, и с выхода блока 11 элементов неравнозначности в соответствующий триггер регистра 6 записывается " 1", которая используется для указания в блоке 7 формирования частного счетчика, в котором записана младшая цифра целой части частного.

Этот же импульс проверяет состояние

10 старшего разряда маркерного регистра

6: если в нем записана "1", значит все счетчики блока 7 формирования частного уже заняты и на нервом выхо. де блока регистрации "0" и "1" возникает импульс, поступающий в блок

5 управления и прекращающий вычисления; если "0" — вычисления продолжаются. Блок 5 управления возвращает блок 2 коммутаторов и сумматор 4 в

Формула изобретения

1. Устройство для деления двоичных чисел, содержащее регистр делимого, регистр делителя, сумматор, блок регистрации "0" и "1", блок формирования частного и блок управления, 55 режим вычитания и снова проверяется знак разности между удесятеренным остатком и делителем. Если делимое больше, то подсчет импульсов ведется так же, как при вычислении целой части, но они накапливаются только в счетчике, указанном потенциалом с выхода маркерного регистра 6 (результат деления не может быть больше девяти, поэтому одного счетчика достаточно); если удесятеренное делимое меньше делителя, то счетный импульс в блок 7 формирования частного не проходит, а в маркерном регистре 6 единица сдвигается таким образом, что указывается следующий счетчик для подсчета сотых долей, и т.д. Состояние старшего разряда маркерного регистра 6 контролируется и появление в нем "1" указывает на занятость всех счетчиков блока 7 формирования частного, и сигнал с первого выхода второго блока 10 регистрации "0" и

"!" поступает в блок 5 управления и прекращает вычисления. В блоке 7 формирования частного таким образом оказывается результат деления в двоичнодесятичном коде, а сигнал с выхода блока 11 элементов неравнозначности указывает положение десятичной запя- . о той.

1233139 первый вход которого соединен.с выходом переноса сумматора, выход суммы которого соединен с информационным входом регистра делимого, вход записи которого соединен с первым выходом блока управления, второй выход которого соединен с входом переноса сумматора, а третий выход — с первым входом блока формирования частного, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет получения результата непосредственно в двончно-десятичнбй системе счисления, в него введены 1 блок коммутаторов, выполненный в виде двух мультиплексоров, второй блок регистрации "0 и 1, два маркерных регистра и группа элементов неравнозначности„ выходы которых соединены с информационными входами первого маркерного регистра, вход сдвига которого соединен с управляющими входами первого и второго мультиплексоров блока коммутаторов и вторым выходом блока управления, четвертый выход которого соединен с вторым входом бло ка формирования частного и входом сдвига второго маркерного регистра, информационные входы которого соедиЗО иены с первым выходом блока формирования частного, третчй вход которого соединены с выходом первого маркерного регистра и информационными входами первого блока регистрации "0" и

"1" стробирующнй вход которого соединен с первым выходом второго блока регистрации "О" и "1", информационный вход которого соединен с выходом старшего разряда. второго маркерного регистра, разрядные выходы которого соединены с соответствующими входами элементов неравнозначности гРуппы, выход результата устройства соединен с вторым выходом блока фор45 иирования частного, четвертый вход которого соединен с пятым выходом блока управления, шестой и седьмой выходы которого соединены соответственно со стробирующим входом и входом разрешения проверки маркерных ре- гистров второго блока регистрации

"0" и "1 ", второй выход которого соединен с вторым входом блока управления, третий вход которого соединен с первым выходом первого блока регистрации "0" и "1" второй выход которого соединен с входом записи первого маркерного регистра; инверсный выход регистра делителя соединен с первой группой информационных входов первого мультиплексора блока KOM мутаторов, вторая группа информационных входов которого соединена с выходом регистра делимого и первой н второй группами информационных входов второго мультиплексора блока коммутаторов, выходы первого и второго мультиплексоров которого соединены соответственно с входами первого и второго слагаемых сумматора, четвертый вход блока управления соединен с входом Пуск устройства.

2. Устройство по п.1, о т л и— ч а ю щ е е с я тем, что блок управления содержит распределитель импульсов, пять элементов И, дBQ элемента

НЕ и три триггера, причем первый вход блока управления соединен с входом первого элемента НЕ и первым входом первого элемента И, второй вход которого соединен с первым входом

Bòoðoão элемента И и выходом третьего элемента И, первый вход которого соединен с первым выходом распределителя импульсов, второй выход которого соединен с первым входом четвертого элемента- И, второй вход которого соединен с вторым входом третьего элемента И, вторым входом блока управления и входом второго элемента

НЕ„ выход которого соединен с первым входом пятого элемента И, выход которого соединен с четвертым выходом блока управления, третий выход которого соединен с выходом первого тригtl гера, вход установки в 1 которого соединен с входами установки в "1" второго и третьего триггеров и выхо,дом второ;го элемента И, второй вход которого соединен с выходом первого элемента НЕ, выход первого элемента

И соединен с пятым выходом блока упит равления и входом установки в 0 третьего триггера, выход которого соединен с седьмьж выходом блока управления, первый выход которого соединен с выходом четвертого элемента И, второй вход которого соединен с вторым выходом распределителя сигналов, третий вьгход которого соединен с шесTbM выходом блока управления и входом установки в "О" второго триггера, выход которо o соединен с вторым выходом блока управления, третий вход которого соединен с входом установки в 0 первого триггер- и вхо1233139 дом сброса распределителя сигналов, четвертый выход которого соединен с вторым входом пятого элемента И, а счетный вход — с четвертым входом блока управления.

3. Устройство по п.1, о т л и— ч а ю щ е е с я тем, что блок формирования частного содержит кольцевой сдвиговый регистр, три счетчика, три элемента И-ИЛИ и элемент НЕ, вход которого соединен с первым входом блока формирования частного и первыми входами элементов И-ИЛИ, вторые входы которых соединены с третьим входом блока формирования частного, второй вход которого соединен с третьим и четвертым входами первого элемента И-ИЛИ и третьими входами второго и третьего элементов И-ИЛИ, четвертые входы которых соединены с выходами переполнения первого.и второго счетчиков, выход элемента НЕ соединен с пятыми входами элементов

И-ИЛИ, выходы которых соединены с синхровходами соответствующих счетчиков и первым входом блока формирования частного, второй вход которого соединен со счетным входом кольцевого сдвигового регистра, выход которого соединен со счетными входами соответствующих счетчиков, выходы первого счетчика соединены с информационными входами второго счетчика, выходы которого соединены с информационными входами третьего счетчика, выходы всех счетчиков соединены с вторым выходом блока формирования частного.

4. Устройство по п ° 1, о т л и— ч а ю щ е е с я тем, что второй блок регистраций "0" и "1" содержит триггер, два элемента И и элемент НЕ, вход которого соединен с информационным входом второго блока регистрации

"0" и "1" и первым входом первого элемента И, второй вход которого соединен с первым входом второго элемента И и стробирующим входом второt0 ro блока регистрации "0" и "1", вход разрешения проверки маркерных регистров которого соединен с вторым входом второго элемента И и третьим входом первого элемента И, вьыод которо15 го соединен с входом установки в "1" триггера и первым выходом второго блока регистрации "0" и "1", второй выход которого соединен с выходом триггера, выход установки в "0" ко о торого соединен с выходом второго элемента И, второй вход которого соединен с выходом элемента HE.

5. Устройство по п. 1, о т л и— ч а ю щ е е с я тем, что первый блок регистрации "0" и "1" содержит элемент ИЛИ-HE и два элемента И, при. чем информационные входы первого блока регистрации "0" и "1" соединены с входами элемента ИЛИ-НЕ, выход которого соединен с первым входом первого элемента И, второй вход которого соединен с первым входом второго элемента И и стробирующим входом первого блока регистрации "0" и "1", первый и второй выходы которого соединены соответственно с выходом второго и первого элементов И, второй вход второго элемента И соединен с первым входом элемента ИЛИ-НЕ.

1233) 39

12.33 39

Фиг, д

1233! 39

Составитель Е.Захарченко

Редактор И.Николайчук Техред Л.Олейник Корректор М.Демчик

Заказ 2771/50 Тираж 67! Подписное

ВНИИПИ Гасударственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раутская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4