Интегрирующее устройство (его варианты)

Интегрирующее устройство (его варианты)

Иллюстрации

Показать все

Реферат

 

1, Интегрирующее устройство, содержащее цифровой .интегратор и группу из и регистров, отличающееся тем, что, с целью его упрощения и повышения помехозащищенности , в него введены коммутатор, преобразователь код - частота, распределитель импульсов, блок вьгчисления медианного значения, группы из (ft+l) блока сравнения и элемент ИЛИ, причем вход цифрового интегратора соединен с входом устройства, выходы цифрового интегратора соединены с первой группой информационных входов коммутатора, выходь которого соединены с информационными входами регистров группы, выходы i-ro (,л) регистра группы соединены с i-группой входов блока вычисления медианного значения, выходы которого соединены с второй группой информационных входов коммутатора и первой группой входов каждого блока сравнения группы, выходы блоков сравнения группы соединены с входами элемента ИЛИ, выход которого подключен к управляющему входу коммутатора, выход преобразователя код - частота соединен с входом распределителя импульсов, i-й (i,п) выход которого соединен с синхронизирующим входом i-ro регистра группы, выходы которого соединены с второй группой информационных входов i-ro блока сравнения группы, вторая группа информационных входов (п+)-го блока сравнения группы подключена к выходам коммутатора, выходы блока вычисления медианного значения подключены к выходам устройства, вkoд преобразователя код - частота подключен к входу устройства. 2. Интегрирзтощее устройство, содержащее цифровой интегратор и группу из п регистров, отличающееся тем, что, с целью его упрощения иповьшгения помехозащищенности, в него введены распределитель импульсов, преобразователь двоичного кода в код Грея, коммутатор, группа из in мажоритарных элементов, h групп элементов равнозначности, группа из п пороговых элементов, преобразователь код - частота и элемент ИЛИ, причем вход цифрового интегратора подключен к входу устройства, а выходы цифрового интегратора подключены к входам преобразователя двоичного кода в код Грея, выходы которого соединены с первой группой информационных входов коммутатора, выходы которого соединены с информационными входами ре гис тров грзптпы, выходы J-X (,m) разрядов которых подключены к входам j-ro мажоритарного элемента группы, выходы которых соединены с второй группой информационс SS (Л

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИ Х

РЕСПУБЛИН (19) (11) 1 О 4 С 06 F 7/64

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3470596/18-24 (22) 14, 07. 82 (46) 23.05.86. Бюл. 11 19 (72) А. Е. Ашман и А. Л. Браво (53) 681.32(088.8) (56) Авторское свидетельство СССР

Ф 900300, кл. G 06 F ?/64, 1980.

Бортовая вычислительная машина (вычислитель) "Аппаратура А-313: Руководство по технической эксплуатации. ПО "Радиоприбор", — Казань, 1979. (54) ИНТЕГРИРУЮ1ЦЕЕ УСТРОЙСТВО (ЕГО

ВАРИАНТЫ) (57) 1. Интегрирующее устройство, содержащее цифровой .интегратор и группу из п регистров, о т л и ч а ю щ е е с я тем, что, с целью его упрощения и повышения помехозащищенности, в него введены коммутатор, преобразователь код — частота, распределитель импульсов, блок вычисле— ния медианного значения, группы из (0+1) блока сравнения и элемент ИЛИ, причем вход цифрового интегратора соединен с входом устройства, выходы цифрового интегратора соединены с первой группой информационных входов коммутатора, выходы которого соединены с информационными входами регистров группы, выходы i ãî (i-=!,и) регистра группы соединены с i-группой входов блока вычисления медианного значения, выходы которого соединены с второй группой информационных входов коммутатора и первой группой входов каждого блока сравнения группы, выходы блоков сравнения группы соединены с входами элемента ИЛИ, выход которого подключен к управляющему входу коммутатора, выход преобразователя код — частота соединен с входом распределителя импульсов, 1-й (i=l,ï) выход которого соединен с синхронизирующим входом 1-го регистра группы, выходы которого соединены с второй группой информационных входов i-го блока сравнения группы, вторая группа информационных входов (и+1)-ro блока сравнения группы подключена к выходам коммутатора, выходы блока вычисления медианного значения подключены к выходам устройства, вйод преобразователя код — частота подключен к входу устройства.

2. Интегрирующее устройство, содержащее цифровой интегратор и группу из и ррееггииссттрроовв, о т л и ч а ю щ ее с я тем, что, с целью его упрощения иповьш ения помехозащищенности, в него введены распределитель импульсов, преобразователь двоичного кода в код

Грея, коммутатор, группа иэ п1 мажоритарных элементов, h групп элементов равнозначности, группа из и пороговых элементов, преобразователь коц — частота и элемент ИЛИ, причем вход цифрового интегратора подключен к входу устройства, а выходы цифрового интегратора подключены к входам преобразователя двоичного кода в код Грея, выходы которого соединены с первой группой информационных входов коммутатора, выходы которого соединены с информационными входами регистров группы, выходы

j-х (j=l,tn) разрядов которых подключены к входам j-го мажоритарного элемента группы, выходы которых соединены с второй группой информацион1233147 ных входов коммутатора, выходами устройства и первыми входами элементов равнозначности i-й (i=1, ) группы, вторые входы которых подключены к выходам -го регистра группы„ а выходы элементов равнозначности г.-й (i-1,гг) группы соединены с входами

i ro порогового элемента группы, выходы пороговых элементов группы сое1

Изобретение относится к вычислительным устройствам для обработки непрерывно меняющихся данных и может быть использовано, например, для интегрирования ускорения и скорости в навигационных системах подвижных объектов, Известны цифровые интеграторы, использующие принципы электронной вычислительной техники (включая использование ЗВИ, микропроцессоров и т.д.) и позволяющие производить точные вычисления при относительно небольших аппаратных затратах.

Однако они чувствительны к кратковременным помехам (например, сбоям внешних схем, вспышкам ошибок, временным перерь.вам питания и т.д.).

В известных интеграторах для уменьшения влияния этого недостатка применяют запись результатов интегрирования в память с энергонезависимьм хранением информации, причем для повышения надежности ячейки с одним и тем же содержанием могут резервироваться (дублироваться). Такие интеграторы сохраняют информацию при отключении питания, но они остаются чувствительны к вспышкам ошибок„

Наиболее близким к предлагаемому по технической сущности является интегратор бортового навигационного вычислителя А-313, содержащий интегратор, цифровой фильтр, блок памяти и блок сравнения, причем вход устрой. ства подключен к входу интегратора, выходы которого подключены к входам цифрового фильтра, выходы которого соединены с входами блока сравнения, выходы которого подклгочены к выходам устройства. динены с входами элемента ИЛИ, выход которого подключен к управляюшему входу коммутатора, вход устройства подключен к входу преобразователя код — частота, выход которого соединен с входом распределителя импульсов, i-й (l""--1,п) выход которого соединен с синхронизирующим входом

i-ro регистра группы.

В этом интеграторе цифровое вычислительное устройство выполняет непосредственно операцию интегрирования входных данных, в блок памяти

5 с энергонезависимым хранением информации заносятся результаты интегрирования„ Для повышения надежности хранения результатов интегрирования информация одного и того же значения гго>кет храниться в, трех разных ячейках памяти. При считывании осуществляется сравнение этих трех ячеек и в случае обнаружения ошибки информация дефектной ячейки исключается.

15 Описанная структура, реализующая принцип резервирования, позволяет уменьшить влияние отказов лишь самого устройства памяти, но не предотвращает ошибок от воздействия вспы2Î шек внешних помех, сбоев схем управления, крастковременных перерывов питания и т.д.

Для повышения надежности хранения результатов интегрирования в вычисли2. > теле A-313 дополнительно производится цифровая фильтрация, заключающаяся в оценке результатов интегрирования перед их занесением в память. При этом фильтрация и хранение информа39 ции осугг.",есгвляготся различными устройствами. Такое построение имеет определенные недостатки. Оно требует дополнительных аппаратных, а также гременных затрат, т.е. приводит к усложнению аппаратуры и снижает ее производительность. Кроме того, устройство цифровой фильтрации подвержено сбоям и ошибкам от влияния внешних факторов. ,г Цель изобретения — упрощение устроиств;, путем совмещения функций хранения и фильтрации информации в

3. 1 одном в том же устройстве памяти, а также повышение помехозашищенности.

Для достижения этой цели в интегрируюшее устройство, содержащее цифровой интегратор и группы из П регистров, введены коммутатор, преобразователь код — частота, распредели тель импульсов, блок вычисления медианного значения, группы из (п+1) блока сравнения и элемент ИЛИ, причем вход цифрового интегратора соединен с входом устройства, выходы цифрового интегратора соединены с первой группой информационных входов коммутатора,. выходы которого соединены с информационными входами регистров группы, выходы i — ro (i=1,0) регистра группы соединены с i-й группой входов блока вычисления медианного значения, выходы которого соеди иены с второй группой информационных входов коммутатора и первой группой входов каждого блока сравнения групп, выходы блоков сравнения группы соединены с входами элемента

ИЛИ, выход которого подключен к управляющему входу коммутатора, выход преобразователя код — частота соединен с входом распределителя импульсов, i-й (i=1 и) выход которого соединен с синхронизирующим входом i-го регистра группы, выходы которого соединены с второй группой информационных входов i-го блока сравнения группы, вторая группа информационных входов (и+1)-го блока сравнения группы подключена к выходам коммутатора, выходы блока вычисления медианного значения подключены к выходам устройства, вход преобразователя код — частота подключен к входу устройства.

В устройство по второму варианту введены распределитель импульсов, преобразователь двоичного кода в код

Грея, коммутатор, группа из в мажоритарных элементов, q групп элементов равнозначности, группа из tl пороговых элементов, преобразователь код— частота и элемент ИЛИ, причем вход цифрового интегратора соединен с вхоцом устройства, а выходы цифрового интегратора подключены к входам преобразователя двоичного кода в код

Грея, выходы которого соединены с первой группой информационных входов коммутатора, выходы которого соединены с информационными входами регистров группы, выходы j-x (j=l tn) разрядов которых подключены к входам

233147 4

j-го мажоритарного элемента группы, выходы которых соединены с второй группой информационных входов комму- татора, выходами устройства и пер5 выми входами элементов равнозначности i-й (i=1,n) группы, вторые входы которых подключены к выходам т-ro регистра группы, а выходы элементов равнозначности i-й (i=1 ü ) группы

l0 соединены с входами д-го порогового элемента группы, выходы пороговых элементов группы соединены с входами элемента ИЛИ, выход которого подключен к угравляющему входу кдммутатора, вход устройства подключен к входу преобразователя код — частота, выход которого соединен с входом распределителя импульсов, i-й (i=1,ь) выход которого соединен с синхронизирую 0 щим входом i-ro регистра группы.

На фиг. 1 показана структурная схема устройства, интегрирующего в двоичном коде; на фиг. 2 — структурная схема устройства, интегрирующего в коде Грея; на фиг. 3-5 — графики процесса фильтрации информации; на фиг. 6 и 7 — примеры структуры блока интегрирования; на фиг ° 8 — пример структуры блока вычисления среднего

30 значения.

Для вычислений в двоичном коде устройство (фиг. 1) содержит блок 1 интегрирования, группу из и регистров 2, блок 3 вычисления медианного значения, распределитель 4 импуль35 сов, группу 5 блоков сравнения, коммутатор 6, элемент ИЛИ 7.

Для вычислений в коде Грея устройство (фиг. 2) содержит блок 1 интегрирования, группу из я регистров 2, 40 группу мажоритарных элементов 3, распределитель 4 импульсов, блок 5 сравнения, коммутатор 6„ элемент ИЛИ 7, группу элементов 8 равнозначности, группу пороговых элементов 9 и пре образователь 10 двоичного кода в код

Грея.

Блок 1 интегрирования (фиг. 6) содержит интегратор 11 и преобразователь 12 код — частота. Блок 1 (фиг. 7) содержит два счетчика 13 и

14. Блок 3 вычисления медианного зна- чения содержит узлы 15 сравнения, дешифратор 16 и коммутатор 17.

Структура интегратора 11 представлена на фиг. 6 (первый вариант). Интегратор 11 может быть любого типа.

Наиболее простой и распространенной

1233147 формой интегратора приращений является обычный реверсивный счетчик.

Требования к точности работы преобразователя невысоки, так как период следования выходных импульсов

), связан с входной величиной Х (t) слабым условием, имеющим только одностороннее ограничение. Усреднение

) величины Х (t) обычно осуществляется в самом преобразователе.

Наиболее экономичным и рациональным в навигационных системах является применение интегратора в виде счетчика приращений, когда входная величина Х (t) задается времяимпульсным кодом (интервал между импульсами а.

d — т — --. В .этом случае преобраX(t) зователь Х (t)/F представляет собой простой делитель частоты. Нафиг. 7 показан пример реализации такого ин.тегратора с дополнительным выходом на двух счетчиках 13 и 14. Реверс сивный счетчик 13 выполняет роль обычного интегратора. Счетчик 14 является делителем и осуществляет усреднение входной величины Х (t) . Интервал между выходными импульсами этого счетчика

ЗО

2 а

"i - =8 2

Х (т.) где В и Х вЂ” усредненные значения соответствующих величин.

Интервал усреднения опрецеляется коэффициентом деления, который под35 бирается, исходя из условия

Лд с

Х M " о

r «< log (2) Ю

aN где Ь, — вес младшего разряда хранимой в памяти информации (дискрета)! . N+! ь 45

Н вЂ” число регистров .2 памяти.

Приведенные на фиг. 6 и 7 структуры реализуют импульсный выход с частотой, пропорциональной срецнему значению Х (t) . В ряде случаев оказываf 5Î ется достаточным более простое ограничение по максимальному значению

Х, которое не меняется в течение всего процесса работы устройства.

Величина с =) „„при этом является постоянной. Последнее условие применимо в навигационных вычислителях подвижных объектов, где значение

Х и 7 „„ определяются максимальна кс ной скоростью движения этих объектов

11 и являются таким образом сменными константами вычислителя. Переход от оцного значения ) „ „ к другому при установке вычислителя на различных объектах осуществляется простой коммутацией.

Практически все способы основаны на транспозиции и образовании вариационного ряца и отличаются лишь процедурами.

Одна из возможных структур блока

3 вычисления медианы на комбинацион1 ном принципе показана на фиг. 8.

Блок содержит узлы 15 сравнения (Х > ), дешифратор 16 (CD) и коммутатор 17. Входы узлов 15 сравнения попарно подключены к выходам регистров

2 (фиг. 1), а выходы узлов 15 соединены с входами дешифратора !6. Выходы дешифратора 16 подключены к управляющим входам коммутатора !7, а его информационные входы соединены с соответствующими выходами регистров 2.

Блок работает следующим образом .

Узлы 15 сравнения образуют признаки транспозиции различных пар значений Х и Х, по совокупности этих признаков дешифратор 16 формирует позиционный код, соответствующий индексу медианного значения

Х,! =Х,. По этому сигналу через коммутатор 17 соответствующая величина

Х поступает на выход блока.

Например, при И=5 для последовательности Х (6,5,4,2,8) имеем

X >Х. Х = 1

z )г

Х, Х-. Хз= г

Х >Х„ тФ

Х Х Х45 О

Эта комбинация признаков (111111О) соответствует вариационному ряду (2„4,5,6,8) и второму индексу медианы Х,1=Х„ = 5. Следовательно, на выходе второго канала дешифратора !6 появляетсл "игяал 1, который по вTîрому каналу коммутатора 17 пропускает код Х =5 на выход блока.

Интегрирующее устройство по первому варианту работает следующим образом.

Тактовые импульсы с выхода блока 1 поступают на вход распределителя 4 с интервалом времени Р, обратно про1233147 порциональному максимальному или среднему текущему значению интегри— — / руемой величины Х

С выходов распределителя 4 импульсы разрешения записи последовательно поступают на исполнительные входы С регистраторов DS 1, DS 2,..., DSN u поочередно заносят в них текущие значения результатов цифрового интегрирования, образующие последовательность

Х ((Х(С,), Х(С,+л),..., X(t, +N-1) -,) $. (3)

Считывание информации производится одновременно со всех регистров 2.

Величины (3) поступают с выходов регистров 2 на блок 3, который определяет медиану последовательности Х, (4) где Х, и Х вЂ” равновеликие подмножества, принадлежащие множеству Х (3).

Передача неискаженной информации (при отсутствии ошибок в результатах цифрового интегрирования X(t) и исправности всех регистров 2 иллюстрируется графиками, показанными на фиг. 3, где линия X(t;) соответствует дискретизированной последовательности (см. формулу (3), а линия

X«a «;) — последовательности медианных значений на выходе рассматриваемой системы.

Как видно из графиков, в этом случае передача информации сопровождается запаздыванием (M-1)

4о (5) 0 И Х

Иаксимальная погрешность выходной информации от запаздывания не превышает дискреты Ь,, а общая погрешность интегрирующего устройства от дискретизации непрерывной величины

X(t) и запаздывания не превьппает

2 ь

При неисправности одного из регистров 2 функционирование системы происходит с дополнительной задержкой, равной т . Передача неискаженной информации осуществляется также при отказе и И-1 регистров 2, однако при этом возрастает дополнительная задержка

Иа (6)

Если на систему воздействуют внутренние или внешние помехи, приводящие к ошибке интегрирования, в устройстве осуществляется фильтрация информации .

При однократной ошибке искаженное значение информации Х (t; ) заносится к один (очередной по выбору распределителя 4) из регистров 2 памяти.

Если Х"(с; ) и Х(с;) принадлежат одному и тому же.подмножеству Х, или

Х, то, как это следует из выражения. (4), значение X,g(t) не меняется.

Если же Х(с;) переходит в другое подмножество, то может происходить искажение медианы, причем независимо от величины ошибки пХ(с,)=X(t;)Х (t ) возникающая дополнительная погрешность результата также не превышает дискреты Ь, что непосредственно следует из условий (1) и (4)

Это важнейшее обстоятельство является основой эффективной фильтрации ошибок.

Если на систему действует вспьппка помех (ошибок) длиной f М-1, то дополнительная погрешность

>Е(fà И-)) = д, (7) и передача информации осуществляется также, как при однократной ошибке.

Работа устройства в этом случае иллюстрируется графиками на фиг. 4.

При длине вспышки помех > m медиана может претерпевать скачок и принимать произвольные значения, т.е. фильтрующие свойства устройства по первому варианту могут теряться.

Этот процесс иллюстрируется фиг, 5, где штриховая линия Х <(4,;) изображ( жает медиану, претерпевающую скачок при

Сохранение фильтрующих свойств при Е) И в устройстве достигается sa счет введения корректирующего контура, содержащего блоки 5 и коммута40 тор

На информационные входы D< каналов блоков 5 поступают хранимые во всех регистрах 2 значения X(t;), предшествующие текушему моменту t, на опор45 ные входы D блоков 5 поступает медианное значение Х (с,). вел

В процессе работы устройства компаратор проверяет условие

/X(t; )-Х >(t,) / л„(8)

50 где ь - допустимая погрешность фильтрации.

При выполнении условия (8) блок 5 формирует сигнал исправности rn,,который по входу С., открывает первый канал коммутатора 6 и разрешает занесение очередного текущего значения

X(t;) в выбранный регистр 2.

1233147

При воздействии ошибки Х "(t ) условие (8) может нарушаться. При этом блок 5 формирует сигнал невязки в момент времени, соответствующий выбору регистра 2 с искаженной инфорА мацией Х (С;). Сигнал невяэки закрывает по входу С, первый канал и открывает по входу С второй канал коммутатора б, через этот канал осуществляется коррекция выбранной ячейки, т.е. замена искаженной информации

Х (t;) медианным значением Х,,t„).

При последовательном действии ошибок ряд регистров 2 оказывается заполненным одним и тем же значением

Х,,(„) .

Таким образом, благодаря коррекции результат мажоритирования не меняется при любо" ;è ошибок, и искажение выходной информации эакгпочается только в росте дополнительной погрешности, которая в этом случае определяется выражением

1+М (е м) --- — ь . (9)

М

Процесс фильтрации информации при

13 М в устройстве по второму варианту иллюстрируется фиг. 5, где сплошной жирной линией показано значение

Х =(t ) при работе контура коррекmeà 1 ции .

Для нормального функционирования устройства порог компаратора должен превьппать погрешность запаздывания и может быть выбран с учетом соотношения е„+" (10)

При передаче неискаженной информации и повышении неравенства по крайней мере в N > Nj2 регистрах ггамяти хранится одинаковая информация и мажоритирование (4) может реализоваться поразрядно на обычной пороговой схеме (И)„ т.е. Х,„,! совпадает со значением X(t;) на большинстве входов мажоритированного органа. Если же имеют место искажения, то в регистрах 2 могут оказаться занесенными разные значения X(t;), причем ни одно их них не представлено в абсо.пютном большинстве регистров.

При этом поразряное аппаратное мажоритирование информации в произвольном коде и, в частности, в наиболее распространенном натуральном двоичном коде становится невозможным и требует применения преимущественно алгоритмических методов или

5

2 ;

40 сложной структуры мажоритарного орга на, Занесение искаженной информации к-.

Х (t; ) с выходов блока в регистры

2 памяти предотвращается тем, что информационный вход D одного из каналов блоков " соединен с выходом, мультиплексора б {показано нафиг. штриховыми линиями). При этом в случае ошибок, возникающих в интеграторе 1, формируется си",íàë невяэки в, первый канал мультиплексора закрывается, а второй открывается и в очередной выбранный регистр 2 вместо искаженного значения Х (t„) заносится медиана Х „„1(t„).

Однако в этом случае применение поразрядного мажоритиронания воэмох<но только при отсутствии сбоев (искажения) в самих регистрах 2 памяти, Радикальное упрощение мажоритарного органа, а также компаратора достигается в устройстве по второму варианту путем введения преобразователя в циклический код, например двоичного кода в коц Грея (big) .

Два неискаженных последователь— ных л разрядных значения для этого кода Х и Х . отличаются только в од— ном разря,це, т,е„ М) результат совпадает с тем значением Х, которое представлено в большинстве регистров 2. Если искажению подвергается информация, занесенная и хра нимая в одном их регистров, принадлежащих к меныпицству то результаты мажоритирования не меняются и дополнительное искажение медианы не происходит. Если же искаже«ие возникает в регистре, принадN лежащем большинству (> — ) возни2 кает дополнительная погрешность медианы, которая, однако, не превышает цискре...ы

Действительно, при соблюдении неравенства (1) в наихудшем случае информация Х, хранится в М-1 регистре 2, а информация X z — в М регистрах 2, при -том Х = Х . 3 резульmE el 2 тате однократной ошибки значения Х, и Х,, сказываются в равном числе

{М-1) регистров 2, а в одном из регистров 2 находится искаженная информация Х . Однако, так как из и разрядсв в Х „ и Х, и -1 разряд совпадает, то он-.-.: при поразрядном мажоритировании сохраняются неискаженными независимо от значения Х. Что же касается разряда, различного для чисел Х, и Х.2, то в искаженном значении Х этот разряд совпадет с одноименным разрядом либо в Х,, либо в

Х . В первом случае Х =Х, и дополнительная погрешность медианы не превышает ь, „ во втором случае

Х =Х и искажений медианы не происвеД 2 ходит.

В .силу описанного свойства в устройстве по второму варианту блок 3 выполнен в виде совокупности схем поразрядного мажоритирования (M), как это показано на фиг. 2.

Кроме того, каждый канал компаратора в этом устройстве выполнен в виде поразрядных элементов 8 равнозначности и пороговых элементов 9, выходы всех каналов компаратора объединены элементом ИЛИ 7.

При заданном пороге компарирования й,„число допустимых несовпадений оп— ределяется выражением

Л, K 1Ч (11) î

Если число несовпадений на выходе любой иэ схем равнозначности превышает К, то анализатор выдает сигнал на вход элемента ИЛИ 7, который формирует сигнал невязки щ. При использовании последовательного кода группа элементов 9 может быть заменена на счетчик с предварительной установкой или с обратной связью.

Описанный .компаратор в устройстве по второму варианту выявляет не все случаи ошибок, т.е. нарушения условия (8), так как кроме двух последовательных значений кода Грея в одном разряде различаются и некоторые другие значения этого кода. Однако число необнаруженных ошибок оказывается весьма малым. При и разрядном коде для значения Х „ сушествует два соседних значения Х „,и Х„+,, а также

h-3 других значений, отличающихся

233147 12 в первом разряде. Таким образом, вероятность обнаружения ошибки равна п-3

Р = (l2) и 2П

Например, при я =12 вероятность обнаружения ошибки равна Р„ = 99,8Х.

Предлагаемое устройство по сравнению с известными обеспечивает ряд преимуществ, главными иэ которых являются следующие: совмещение функций хранения и фильтрации в одном устройстве памяти позволяет упростить аппаратуру, так как на цифровое вычислительное устройство возлагается только функция интегрирования, по этой причине цифровое вычислительное устройство может быть выполнено, например, в виде счетчика приращений; нелинейная фильтрация результатов интегрирования по критерию максимальной априорной скорости изменения данных с йомощью мажоритарного орга— на обеспечивает малое время запаздывания при передаче информации и быстрое ее восстановление после воз действия вспышек ошибок, а также консервативность системы (неизменность состояния) во время вспышек любой длины; погрешность результата фильтрапии не зависит от величины ошибок входных данных; устройство обладает повышенной устойчивостью к внутренним сбоям схем управления и частичным отказам памяти; выполнение операций мажоритирования и компарирования в коде Грея позволяет упростить аппаратурную реа<о лизацию узлов устройства, особенно при последовательной передаче информации.

Указанные преимущества обеспечивают существенное расширение области

45 применения интегрирующего устройства например, в составе бортовых вычислительных комплексов, где требуется высокая надежность интегрирования.

1233147

Ю el à ! ..

ГГ-- т-1 ! I I!

Г „.Л 3 I n

3+/4 1 !

Ф 11! 1il! юе в 3 ! ! хЦ!

Г- - — -1 ! 1

r-- -тг I

1 I ! 11 1! — -

I . 1 ",Ч .

"т

I г

Гgg»

1 1 !

1 1 I

I I

I i . I Ъ !

ы! — — » лаФв с iß„

L . «i»

1233147

6 8 70 f2 14 1Е 18 (г)

7 7

1233147

А ®

Ь урХ7

Составитель A. Чеканов

Техред Л.Олейник Корректор М. Демчик

Редактор А, Шишкина

Заказ 277lt/50 Тираж 671

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

)13035, Москва, R-35, Раушская наб... д. 4/5

Подписное

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4