Преобразователь синусоидальных сигналов перемещения в код

Преобразователь синусоидальных сигналов перемещения в код

Иллюстрации

Показать все

Реферат

 

Изобретение относится к области автоматики и вычислительной техники и может быть использовано для связи аналоговых источников информации с цифровым вычислительным устройством , С целью повышения достоверности преобразователя путем контроля его работоспособности перед началом работы синусньш и косинусный сигналы с датчика перемещения через пороговые формирователи 1 и 2, соответственно , поступают на входы блока 3 памяти, выполненного в виде сдвигающего регистра, синхронизирующий вход которого соединен с генератором 5 импульсов. На выходе блока 3 формируются четыре последовательности прямоугольных сигналов, относительное расположение которых определяется направлением перемещения, т.е. последовательностью изменения входных сигналов пороговых формирователей 1 и 2. Дешифратор 4 в первом ремлме работы преобразователя формирует из выходных сигналов блока 3 последовательности liмпyльcoв приращения перес S л tsD СО 4ik 0 С5 оо

СОЮЭ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК нй 12348 (бд q " 03 М 1/30,/

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

flO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ (21) 38 16867/24-24 (22) 19. 11. 84 ,(46) 30.05.86. Бюл. V. 20 (72) Я.A. Васылив, И.И. Ковбанюк, l0,П. Корниенко и И.Il. Юркин (53) 681.325(088.8) .(56) Авторское свидетельство СССР

Ф 847333, кл. С 08 С 9/00, 1979.

Авторское свидетельство СССР

Ф 591899, кл, G 08 С 9/00, 1975. (54) ПРЕОБРАЗОВАТЕЛЬ СИНУСОИДАЛЬНЬ(Х

СИГНАЛОВ ПЕРЕМЕЩЕНИЯ В КОД (57) Изобретение относится к области автоматики и вычислительной техники и может быть использовано для связи аналоговых источников информации с цифровым вычислительным устройством. С целью повышения достоверности преобразователя путем контроля его работоспособности перед началом работы синусный и косинусный сигналы с датчика перемещения через пороговые формирователи 1 и 2, соответственно, поступают на входы блока 3 памяти, выполненного в виде сдвигающего регистра, синхронизирующий вход которого соединен с генератором

5 импульсов. На выходе блока 3 формируются четыре последовательности прямоугольных сигналов, относительное расположение которых определяется направлением перемещения, т.е. последовательностью изменения входных сигналов пороговых формирователей 1 и 2. Дешифратор 4 в первом. реиме работы преобразователя формирует из выходных сигналов,"лока 3 последовательности импульсов приращения пере123 мещения на одном из двух входов в зависимости от направления перемещения. Для определения работоспособности преобразователя в него введены делитель 7 частоты, триггер 8, элемент

9 И и регистр 6 управления который определяет работу преобразователя в режиме контроля или в режиме измерения. В режиме контроля с промежуточного выхода делителя 7 на иыформаци4968

Оиный вход блока 3 поступают импуль сы, имитирующие приращение перемещения, а через элемент 9 И поступают синхронизирующие импульсы. По окончании цикла проверки на выход преобразователя должно поступить определенное количество импульсов, которое сравнивается с расчетным ипо результату сравнения определяют работоспособность преобразователя. 1 з. и. ф — лы, Зил., !табл.

Изобретение относится к автоматике и вычислительной технике и может быть использовано для связи аналоговых источников информации с цифровым вычислительным устройством.

Целью изобретения является повышение достоверности преобразователя.

На фиг.1 представлена структурная схема преобразователя; на фиг. 2— временная диаграмма работы преобразователя с датчиком перемещения, режим 1; на фиг. 3 — временная диаграмма контроля преобразователя„ режим 2.

Преобразователь содержит первый и второй 2 пороговые формирователи, входы которых Ь х,1 и Ьх,7 являются информационными входами преобразователя, а выходы A и Ь подключены к первому и второму информационным входам блока 3 памяти, первый и второй Ь, выходы которого подключены к первому и второму информационным входам дешифратора 4 и к третьему и четвертому информационным входам блока 3, третий А и четвертый

В выходы блока 3 подключены к тре2. тьему .и четвертому информационным входам дешифратора 4, первый Бых.1 и второй Вых. 2 выходы которого являются. выходами преобразователя, генератор 5 импульсов, выход которого подключен к первому синхронизирующему входу блока 3, входы регистра 6 управления являются управляющими входами преобразователя, первый выход регистра 6 подключен к управляющему входу блока 3, второй и третий выходы — к первому и второму управляющим входам дешифратора 4, четвертый выход — к входу сброса делителя 7 частоты, к первому входу триггера 8, пятый выход - к входу сброса блока 3, а группа выходов — к. управляющим входам старших разрядов делитеs,ля 7, выход генератора 5 импульсов подключен к одному входу элемента 9 И и к информационному входу делителя 7 частоты, первый выход которого подключен к пятому информаци10 онному входу блока 3, а второй выходк второму входу триггера 8, выход триггера 8 подключен к другому входу элемента 9 И, выход которого подключен к другому синхронизирующему входу

15 блока 3 памяти. дешифратор 4 содержит первый 10 и второй 11 элементы ИСКЛКИИОЩЕЕ ИЛИ, первый 12 и второй 13 инверторы, первый 14 и второй 15 элементы И, первый

20.и второй входы элемента 10. являются первым и четвертым информационными входами дешифратора 4, первый и второй входы элемента 11 являются вторым и третьим информационными вхо

25 дами дешифратора 4, выход элемента 10 и выход элемента 11 через первый 12 и второй 13 инверторы подключены к первым входам с, и D, первого 14 и

15 элеменгов И,, вторые входы которых

3п соединены с выходами элементом 11 и

10 соответственно, третьи входы являются первым н вторым управляющими входами дешифратора 4, а выходы эле— ментов 14 и 15 являются первым и вторым выходами дешифратора 4. Первый и второй выходы делителя 7 частоты обозначены Е и Г, выход триггера 8 — G, четвертый выход регистра

6 - Н.

Нреобразователь работает следующим образом.

1234968

В зависимости от внесенных в регистр б управляющих кодов (УК) преобразователь настраивается на работу в одном из режимов 1 или 2 в соответ— ствии с таблицей. 5

Преобразование информации от датчиков перемещений заключается в преобразовании синусоидальных сигналов перемещения в меандры, формировании коротких счетных импульсов, из них 10

»а одном из выходов, первом или втором в зависимости от направлении пе— ремещения.

После подачи на преобразователь питания в регистр 6 управления вноси- 5 тся код УК1, по которому блок 3 памяти настраивается на прием информации в направленном коде с первого, второго, третьего, четвертого входов по синхроимпульсам ГИ, поступающим с вы- 2р хода генератора 5 импульсов на первый тактовый вход Т блока 3 памяти, и разрешается передача информации через элементы 14 и 15 И дешифратра 4 на Вых. 1 или Вых.2 в зависимости от направления перемещения соответст— венно. Логические единицы на четвертом и пятом выходах регистра 6 управления удерживают в исходном (нулевом) состоянии делитель 7 и триггер 8, После внесения в регистр 6 управления кода УК2, преобразователь начинает работать в режиме 1. Логический нуль на входе Р блока 3 разрешает блоку 3 памяти принимать информацию через входы параллельного занесения Л, D D, D„. Нороговые формирователи 1 и 2 преобразуют входные, сдвинутые на 90 синусоидально-промодулированные измеряемой величиной перемещения сигналы в прямоугольные импульсы (меандры),A и Ь (фиг.2) Информация на первом и втором входах записывается в блок 3 памяти по передним фронтам (перехбд из уровня логического нуля к уоовню

45 логической единицы) синхроимпульсов

ГИ (фиг. 2 А, Ь„) . Выходные импульсы и 6 блока 3 памяти повторяют импульсы на выходах А и К. соответст1 I венно с запаздыванием на время периода синхроимпульсов ГИ.

Дешифратор 4 обрабатывает сигналы с выходов блока 3 памяти таким образом, что при прямом ходе уровни логи- ческой единицы на входах элемента

14 И за один период входных сигналов совпадают четыре раза. На первом выходе преобразователя формируются короткие счетные импульсы длительностью в один период синхроимпульсов ГИ.

На входах второго элемента 15 И уровни логической единицы при прямом ходе не совпадают, следовательно импульсы на втором выходе не формируются. При обратном ходе (реверсе,.:, движения) наоборот уровни логической единицы на входах элемента 14 И не совпадают, совпадение происходит на входах элемента 15 И. На втором выходе формируются короткие счетные импульсы (етыре за один период входных сигналов).

В режиме 1 делитель 7 частоты и триггер 8 удерживаются в исходном состоянии.

Режим 2 используется для определения работоспособности входных це- пей и дешифратора 4, а также блоков обработки цифровой информации, к входам которых подключаются IIepB6A и второй выходы преобразователя (на фиг.1 не показаны). В блоках обработки цифровой информации в качестве приемников унитарного кода C первого и второго выходов используются либо реверсивные счетчики, либо обычные накапливающие счетчики. В . первом случае используется один реверсивный счетчик, информация в который поступает соответственно на вход суммирования и вход вычитания. С выхода счетчика снимается код величины переме-,ения. Во втором спучае информация о перемещении в прямом и обратном направлениях записывается в разные счетчики, при этом код величины перемещения получается путем вычитания кодов, записанных в соответствующие счетчики.

Следовательно, существует два алгрритма формирования тестирующих импульсных последовательностей на первом и втором выходах преобразователя.

В первом алгоритме после кода УК1 (фиг.3), удерживающем преобразователь в исходном состоянии, в регистр

6 управления заносится УКЗ. При этом логические нули на первом, третьем, четвертом и пятом выходах настраивают блок 3 памяти на прием (со сдвигом) последовательного кода на пятый вход 9, по передним фронтам синхроимпульсов на выходе элемента 9 И, запрещают выдавать информацию элементу 15 И по Вых. 2, разрешают работу

1234968 делителю 7 частоты и триггеру 8 соответственно. По задним фронтам (пере-, ход из уровня логической единицы к уровню логического нуля) синхроимпуль- > сов (фиг.3) ГИ информация на первом выходе (с третьего разряда) делителя

7 через каждые четыре периода изменяется на противоположную, а блок 3 памяти периодически заполняется еди- .1п ницами и нулями (фиг. 3, А, /1< В,, g ), при этом дешифратор 4 формирует на

Вых. 1(2 — 1) счетных импульсов, кото-, рые записываются в реверсивный счетчик системы обработки цифровой информации.

После поступления И-го импульса (фиг.3,E) на вход старших разрядов делителя 7 частоты на его выходе формируется импульс (фиг. ЗГ), перебрасывающий триггер 8 (фиг. 3G ) в противоположное состояние, запрещающее поступление синхроимпульсов ГИ через элемент 9 И на второй тактовый вход Т блока 3 памяти. Процесс формирования нормированного коли1ества импульсов прекращается. о

Аналогичным образом проверяется дешифратор 4 и реверсивный счетчик обр ботки цифровой информации при

УК4, когда импульсы формируются на

Вьы .2, а реверсивный счетчик работает на вычитание. При коэффициенте деления М вычитается (2М-1) импульсов.

Во втором алгоритме в регистр 6 управления заносится УК 5 и логичесgr кие единицы на втором и третьем выходах регистра 6 разрешают одновременно формировать на Вых. 1 и Вьи. 2 счетные импульсы в количестве (21 1-1), что регистрируют счетчики системы обработки цифровой информации.

4О

Для того, чтобы осуществить перебор всех возможных состояний счетчиков систем обработки цифровой информации, коэффициент деления N старших

44 резервов делителя 7 частоты выбирается равным: Н = (К+1 (/2, где g — емкость счетчика, если V — нечетное число,, и и = (K+1) /2+1, где (К+1) /2 целая часть частного, если К -четное число. В первом случае формируется количество импульсов, равное емкости счетчика, во втором — на единицу больше.

В результате контроля преобразова- теля повьш ается достоверность его ра- > боты. Частота счетных импульсов в четырЕ раза меньше частоты синхроимпульсов ГИ, однако она на несколько порядков ввгше максимально возможной частоты поступления сигналов на- входах Rx. 1 и Вх. 2 в режиме 1.

Формула изобретения

1. Преобразователь синусоидальных сигналов перемещения в код, содержащий первый и второй пороговые формирователи, входы которых являются информационными входами преобразователя, а выходы подключены к первому и второму информационным входам блока памя— ти, первый и второй выходы которого подключены к первому и второму информационным входам дешифратора и к третьему и четвертому информационным входам блока памяти, третий и четвертый выходы блока памяти подключены к третьему и четвертому информацион— ным входам дешифратора, первый и второй выходы которого являются выходами преобразователя, генератор импульсов, выход которого подключен к первому синхронизирующему входу блока памяти, отличающийся тем, что, с целью повышения достоверности преобразования, в него введены регистр управления, делитель частоты, триггер и элемент И, входы регистра управления являются управляющими входами преобразователя, первый выход регистра управления подключен к управляющему входу блока памяти, второй и третий выходы — к первому и второму управляющим .входам дешифратора, четвертый выход — к входу сброса делителя частоты и к первому входу триггера, пятый выход — к входу сброса блока памяти, а группа выходов — к управляющим входам старших разрядов делителя частоты, выход генера" îðà импульсов подключен к одному входу элемента

И и к информационному входу делителя частоты, первый выход которбго подключен к пятому информационному входу блока памяти, а второй выход — к второму входу триггера, выход триггера подключен к другому входу элемента И, выход которого подключен к второму синхронизирующему входу блока памяти.

2. Преобразователь по и. 1, о т— л и ч а ю шийся тем, что дешифратор содержит первый и второй элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй инверторы, первый и второй элементы

И, первый и второй входы первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ являются первым

12 3-I

Выходы регистра 6 управления

УК

Режим работы преобразователя! группа 1-й J 2-й I 3-и а-и 5-й

Установка в исходное состояние

УК!

О Режим 1 (+/-}

УК2

О Режим 2(+) О

О

УКЗ

О Режим 2(-) УК4

О Режим 2(+/-) УК5

О.

В таблице приняты следующие обоэначения: Х вЂ” произвольное состояние выхода; 1/Π— высокое/низкое логическое состояние выхода;

g — коэффициент деленияделителя 7 частоты; (+) — формирование импульсов только на первом выходе; (-) — формирование импульсов только на втором выходе; (+/-) — формирование импульсов на первом и втором выходах в зависимости от направления перемещения или режима тестирования.

ОВра2222айуй кИ Ре5врй уь у2й рй> и 2й

Вй!

Вйг

В

Ву

Вйе.!

8aa.t и четвертым информационными входамн дещифратора, первый и второй входы второго элемента ИСКЛЮЧАЮЩЕГ ИЛИ являются вторым н третьим информационными входами дешифратора, выходы первого и второго элементов ИСКЛЮЧАЮЩЕГ

ИЛИ через первый и второй инверторы соответственно подключены к первым

ВВ

А

Я

В2

Bg

С с)6Я Я входам первого ll второго элементов И, вторые входы которых соединены с выходами соответственно второго и первого элементов ИСКЛЮЧАПЦЕГ ИЛИ, третьи входыявляются первым и вторым управляющими входамидешифраторайа выходы первого и второго элементов Иявляются первыми вторымвыходами дешифратора.

1234968

Составитель A,Ñìèðíîâ

Техред О,Гортвай Корректор М.Демчик.Редактор К.Волощук

Тираж 81б Подписное

ВНИИПИ Государственного комитета .СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 2990/58

Производственно-полиграфическое предприятие, г.ужгород, ул.Проектная,4