Вычислительное устройство

Вычислительное устройство

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и предназначено для аппаратной реализации операции вычисления квадратно о корня, при этом единичные сбои в процессе итерационшлх вычислений не вызывают искажений в конечном результате. Устройство содержит входной регистр I, два блока 2 и 3 памяти, умножитель 4, вычитатель 5, два выходных регистра 6 и 7, схему 8 сравнения, мультиплексор 9 и блок IО управления. В устройстве реализован рекурсивный процесс вычисления по формуле Y (М+В)- -(AX+B)/CYj , где А, В, С - постоянные параметры, X - аргумент, поступающий на вход II устройства, Y ,- У- - значения функции на предыдущем и последующем шагах вычисления, формирующиеся на выходе I2.устройст-, ва, ,1,..., - номер шага вычисления . Блок 10 управления формирует сигналы, которые, кроме управления устройством, позволяют осуществить гибкое сопряжение устройства с различными вычислителями. 4 ил., 3 табл. Q % л ю ее О5 4 о:

СОЮЗ СОВЕТСНИ!!

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (s!! 4 G 06 F 7 552 г, 7=="

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3820755/24-24 (22) 05.11.84 (46) 07.06.86. Бкл. - 21 (72) А.А. Биушкин и И.В. Герасимов (53) 68!.325(088.8) (56) Авторское свидетельство СССР

11- 1027718, кл. С 06 F 7/552, 1981.

Авторское свидетельство СССР

11- 732863, кл. G 06 F 7/552, 1978.

Каляев А.В. Многопроцессорные системы с программируемой архитектурой. М.: Радио и связь, 1984, с. !38, рис ° 4.43.

Там же, с. 105, рис. 4.2, 4.4.

Авторское свидетельство СССР

11- 924703, кл. G 06 F 7/552, !979.

{54) ВЫЧИСЛИТЕЛЬ!!ОЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и предназначено для аппаратной реализации операции вычисления квадратного корня, при

„„SU„„1236467 А 1 этом единичные сбои в процессе итерационных вычислений не вызывают искажений в конечном результате. Устрой- ство содержит входной регистр 1, два блока 2 и 3 памяти, умиожитель 4, вычитатель 5, два выходных регистра 6 и 7, схему 8 сравнения, мультиплексор 9 и блок 10 управления. В устройстве реализован рекурсивный процесс вычисления по формуле У, (АХ+В)-(АХ+В)/СУ, где А, В, С вЂ” постоянные параметры, Х вЂ” аргумент, поступающий на вход 11 устройства, У

7, — значения функции на предыдущем и последующем шагах вычисления, формирующиеся на выходе !2.устройства, i=0,!,..., — номер шага вычисления. Блок 10 управления формирует сигналы, которые, кроме управления устройетвом, позволяют осуществить гибкое сопряжение устройства с различными вычислителями. 4 ил., 3 табл.!! 12364

Изобретение относится к вычислительной технике и может быть использовано для аппаратной реализации операции вычисления квадратного корня в универсальных и специализированных вычислительных устройствах, Цель изобретения — повышение помехоустойчивости устройства за счет совмещения вычисления квадратного корня с выполнением оператора сглаживания.

На фиг. 1 приведена функциональная схема устройства; на фиг. 2 функциональная схема блока управления; на фиг. 3 — временные диаграммы работы устройства; на фиг. 4 — график методической погрешности вычисления квадратного корня в диапазоне изменения аргумента.

Устройство (фиг. !) содержит

M входной регистр l, два блока 2 и 3 памяти, умножитель 4, вычитатель 5, два выходных регистра б и 7, схему 8 сравнения, мультиплексор 9 и блок 10 управления, вход l! аргумента, выход !

2 результата, входы 13 сброса, пуска 14, синхронизации !5, запуска 16 устройства и выходы подтверждения приема аргумента 17, готовности результата 18 и признака выполнения итераций 19 устройства.

Блок управления 10 (фиг. 2) содержит три элемента ИЛИ 20-22, элемент

ИЛИ-НЕ 23, элемент И 24, элемент 25 задержки, четыре триггера 26-29! пять входов 30-34 и пять выходов Я%

35-39.

Блоки 2 и 3 памяти, умножитель 4, вычитатель 5, схема 8 сравнения и мультиплексор 9 являются элементами комбинационного типа, запись информа- 4х! ции во входной регистр 1 и первый выходной регистр осуществляется по переднему фронту единичного сигнала, а во второй выходной регистр 7 — по заднему фронту. ф

Вычисление квадратного корня в устройстве осуществляется путем вы— числения дробно-ра:хиональной функции ае+О.! х

"! = ь.-b,. - () которая при а,=0,3759, а,=2,2293, Ьо 196098 и Ь, = 1,0000 аппроксимирует функцию квадратного корня в диапазоне Х с (0,25; 1,0.! с погрешностью не более 0,187..

В устройстве организован процесс вычисления по формуле (АХ+В)- (— )Y,, (2) где Х вЂ” значение аргумента;

Y. — значение функции на предыду1+ щем и последующем шаге вычисления;

А,В,С вЂ” постоянные параметры;

0,1,..., — номер шага рекурсии.

Условием окончания процесса вычисления является выполнение условия

Х =Y. (3) ! б!

При этом — +СХ

ВС

А (4)

В+С вЂ” +X

А

Сравнивая выражения (1) и (4), находим

А==1,5468

В==0,2608

С==2,2293

AXIS

Значения функций (АХ+В) н (----), входящих в формулу (2), записаны в блоки 2 и 3 памяти соответственно.

Устройство работает следующим образом.

На вход 15 синхронизации поступают импульсные сигналы ЗУ1!! длительностью и периодом следования Т (фиг, 3).

В момент времени t на вход 13 поступает единичный сигнал БН, по которому в регистрах l, б и 7 устанавливается нулевой код, на выходах 17 и

18 устанавливают соответственно нулевые сигналы АК и RA, а на выходе 19 единичный сигнал ВЦ. Тактирующие сигналы С! и С2 с четвертого и пятоГо выходов блока 10 управления равны нулю, при этом выход мультиплексо— ра 9 подключен к выходу второго выходного регистра 7. Выходной сигнал схемы 8 сравнения равен единичному значению, так как нулевой код на выходе регистра 6 равен коду на выходе регистра 7.

Пуск устройства осуществляется единичным сигналом,эТ! KQTophlH В мо мент времени t поступает на вход 14.

При этом в момент времени ь -t на з выходе 17 формируется единичный сигнал А1(длительностью i =!, по переднему фронту которого значение аргумента Х с входа 11 записывается во входной регистр 1, а выходной сигнал

R(j переходит в нулевое состояние.

За время, на выходе вычитателя 5 с учетом нулевого значения кода во

3 12364 втором выходном регистре 7 формируется значение

Yi=AX+B.

В момент времени t на четвертом выходе блока 10 управления появляетA ся единичный импульсный сигнал по переднему фронту которого значение {5) записывается в первый выходной регистр 6 и на выходе схемы 8 сравнения образуется нулевой сигнал. С задержкой, определяемой временем записи данных в выходные регистры 6 и 7, на пятом выходе блока 10 управления формируется единичный сигнал — по которому Выход мультиплек- !5 сора 9 на время -t подключается к выходу первого выходного регистра

6 ° За время t<-t на выходе вычитателя 5 формируется значение второго шага вычисления

Y =(АХ+В) — (С )У,, (6) которое по заднему фронту сигнала

С! в момент времени t записывается во второй выходной регистр 7. Если значение У, =У, то ка выходе схемы 8 сравнения образуется единичный сигнал, по которому вычислительный процесс заканчивается. В противном случае вычисление функции продолжается

30 до выполнения условия (3). Пусть в момент времени 1, после записи данных во второй выходной регистр 7 на выходе схемы 8 сравнения образуется единичный сигнал. При этом в момент времени t после прохождения единичного а сигнала на пятом выходе блока 10 управления, сигнал RA на выходе 18 устанавливается в единичное состояние, а с четвертого и пятого выходов блока 10 управления перестают поступать тактирующие сигналы. Сигнал RA является осведомляющим сигналом для приемника информации о завершении вычислительного процесса и возможности по67 4 лучения значения функции с выхода 12 результата.

Во время вычислительного процесса и до момента t выдачи результата вычисления квадратного корня в приемник информации запись нового значения аргумента в устройство блокируется блоком 10 управления. После получения результата приемник формирует в момент времени t единичный сигнал AN который поступает на вход 16.

При этом выходной сигнал RA переходит в нулевое состояние, а выходной сигнал RQ — - в единичное. Данное состояние соответствует начальному состоянию устройства для выполнения следующего цикла вычисления. В отличии от исходного состояния, в которое устройство приводится по сигналу. сброса

SR здесь вычислительный процесс начинается с учетом значения функции, полученной в предыдущем цикле. Данное значение для следующего цикла вычисления, который начинается в момент времени t« является первым приближением, вследствие чего при малых приращениях аргумента время вычислительного процесса значительно меньше.

Единичный сбой, который приводит в общем случае к искажению результата на одном или нескольких элементах устройства, приводит к изменению времени вычислительного процесса, но не к искажению результата вычисления.

Н р и м е р I. Вычислительный процесс начинается после установки устройства в исходное состояние сигналом SR. Значение аргумента Х, =0,5 (двоичное представление аргументаХ -00.1000000000) по сигналу ST за писывается во входной регистр 1 и далее вычисление происходит в соответствии с табл. 1.

Таблица 1

0 00.0000000000 00.0000000000 1

I 01.0000100011 00.0000000000 0

2 01.0000100011 00.10001101!! 0

3 00.1100011011 00.1000110!Il 0

1236467

Продолжение табл.

4 00.11000)!011 00,!010!1000) 5 00.10)l)00010 00,101011001) 0

ОО.!О!!)ООО!О ОО.IOIIOOIIOO а

00.!О)!О!О!)О 00.1011001100 О

8 ОО.!О!!О О!!О ОО.!О!)О!ООО! О

9 00.10)lo)0011 00.10)101 OOOI О

lO ОО.IOIIG)00)l 00.101101OOII I

Погрешность моделирования, равная сумме методической и инструментальной 2" погрешности,не превышает в данном примере О,)57..

П р и м e p 2. Значение аргумента в следующем цикле вычисле—

Т а б л и ц а 2

Шаг ре Выходной код курсии регистра 6

Выходной код Выход регистра 7 схемы 8

0 00.10IIQ)00)I 00.)ol)01001! . 1

1 00.1011101110 00,)01!0)GO)I

2 00. 101110) 110 00. Io I )100001

3 - 00.101))ooll 1 00„10)1100001

4 00.1011100! 11 ОО.)011100!11

Т а блица 3

Выход схемы 8

Выходной код

pei èñòðà 7

1 код

6 00.101))000)0 00.1011001100 О

7 00.101110000.1 00.)011001)00 О

S 00,)01)!0000) 00.1011001100 О

Время вычисления функции более чем в 2,5 раза уменьшается по сравнению с примером 1. Погрешность моделирования в данном случае равна 0,13Х.

Пример 3. Пусть в процессе вычисления квадратного корня после. выполнения 6-го шага рекурсии (приния изменяется на 5 Ж и равно — 0,525 (Х = 00,10000)10!1) . Вы— числительный процесс в данном случае продолжается в соответствии с табл. 2.

4 мер )) происходит сбой данных на выходе входного регистра. Предположим, что при этом вместо значения аргумента Х =00.1000000000, на выходе присутствует код Х =00.100000)111. Вычислительный процесс в этом случае продопжается в соответствии с табл.3.!

236467

- Продолжение табл 3

9 00.1011000110 00.1011001100 0

IO 00.1011000110 00.1011010010 0

11 00.1011010000 00.1011010010 0

12 00.1011010000 00.101101001,.1 0

13 00 ° !011010011 00.1011010011 I

Из примера 3 следует, что единичный сбой в процессе выполнения приводит к увеличению времени вычисления,но конечный результат остается без изменения.

Таким образом, в предлагаемом устройстве повышается помехоустойчивость к единичным сбоям в процессе вычисления квадратного корня при сохранении быстродействия в динамическом режиме работы и широких функциональных возможностях по цепям управления.

Формула изобретения

Вычислительное устройство, содержащее входной регистр, два блока постоянной памяти, два выходных регистра, мультиплексор, умножитель, вычитатель и блок управления, первый, второй и третий входы которого являются соответственно входами сброса, пуска и синхронизации устройства, информационный вход входного регистра является входом аргумента устройства, выход входного регистра подключен к адресному входу. первого блока постоянной памяти, выход умножителя подключен к входу вычитаемого вычитателя, выходы первого и второго выходных регистров подключены к первому

45 и второму информационным входам мультиплексора, о т л и ч. а ю щ е ес я тем, что, с целью повышения помехоустойчивости устройства эа счет совмещения вычисления квадратного корня с выполнением оператора сглаживания, в него введена схема сравнения, выход первого блока постоянной памяти соединен с адресным входом второго блока постоянной памяти и с входом уменьшаемого вычитателя, выход которого соединен с информационными входами первого и второго выходных регистров, выходы которых соединены с первым и вторым информационными входами схемы сравнения, выход Равно которой соединен с четвертым входом блока управления, с первого по третий выходы которого являются выходами подтверждения приема аргумента готовности результата и признака выполнения итераций устройства соответственно, причем выход подтверждения приема аргумента блока управления соединен с входом синхронизации входного регистра, вход сброса которого объединен с одноименнными входами первого и второго выходных регистров и соединен с входом сброса устройства, входы первого и второго сомножителей умножителя соединены с выходами второго блока постоянной памяти и мультиплексора соответственно, пятый вход блока управления является входом запуска устройства, входы синхронизации первого и второго выходных регистров соединены с четвертым выходом блока управления, пятый выход которого соединен с управляющим входом мультиплексора, выход второго выходного регистра является выходом результата устройства, причем блок управления содержит три элемента ИЛИ, элемент ИЛИ-НЕ, элемент

И, элемент задержки, четыре триггера, первые входы с первого по третий элементов ИЛИ объединены и являются первым входом блока управления, второй вход которого соединен с первым входом элемента И, выход которого соединен с информационным входом второго триггера, выход которого соединен с входами сброса третьего и четвертого триггеров и с первым выходом блока управления, третий вход которого соединен с входом синхронизации второго триггера н с первым входом!

236467

l0 элемента ИЛИ, выход которого соединен с вторым входом третьего элемента

ИЛИ-НЕ и через элемент задержки — с входом синхронизации первого триггера, выход которого подключен к второму входу второго элемента ИЛИ и является вторым выходом блока управления, четвертый и пятый входы которого соединены с информационным входом первого триггера и с вторым входом первого элемента ИЛИ соответственно, выход которого соединен с входом сброса первого триггера и с входом установки третьего триггера, выход которого соединен с вторым входом элемента И и является третьим выходом блока управления, выходы второго и третьего элементов ИЛИ соединены с входом установки четвертого триггера и с входом сброса второго триггера соответственно, выход которого подщ ключен к второму входу элемента ИЛИНЕ, выход которого является четвертым выходом блока управления, пятый выход которого соединен с выходом элемента задержки.

1236467

87 в гу

@uzi

t Ыъ|41516

Составитель A. Ушаков

Редактор Г ° Волкова Техред М.Ходанич Корректор В. Бутяга

Заказ 3091/51 Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4