Устройство для сжатия цифровых телевизионных сигналов

Устройство для сжатия цифровых телевизионных сигналов

Иллюстрации

Показать все

Реферат

 

Изобретение относится к электросвязи и является усовертенствованием устройства по авт.св. 1146831. Уменьшаются искажения телевизионных сигналов. Входной аналоговый сигнал поступает на блок I установки опорного уровня, где вьщеляется синхросмесь, и на блок 2 аналого-цифрового преобразования. Синхросмесь поступает на блок 25 управления фазой, где выделяется кадровый синхроимпульс и формируются управляющие импульсы , которые поступают на блок управления 3. Импульсы с блока установки опорного уровня устанавливают устройство в исходаюе состояние и поступают на формирователь 5 кода % (Л с 1C 00 00 о 00 N

„„SU„„123826

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

А2

l2 (5i) 4 Н

ОПИСАНИЕ ИЗОБРЕТЕНИЯ е

ГОСУЯАРСТНЕННЬ1Й ИОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPblTI43

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) 114Ь831 (21) 3803909/24-09 (22) 18.10.84 (4e) 15.06;86 ° Бюл. Н 22 (71) Ленинградский институт авиационного приборостроения (72) В.М.Смирнов . (53) 621.397.3(088.8) (56) Авторское свидетельство СССР

9 1146831, кл. H 04 N 7/18, 1983. (54} УСТРОЙСТВО ДЛЯ СЖАТИЯ ЦИФРОВЫХ

ТЕЛЕВИЗИОННЫХ СИГНАЛОВ (57) Изобретение относится к злектросвязи и является усовершенствованием устройства по авт.св. Ф 1146831.

Уменьшаются искажения телевизионных сигналов. Входной аналоговый сигнал поступает на блок I установки опорного уровня, где выделяется синхросмесь, и на блок 2 аналого-пифрового преобразования, Синхросмесь поступает на блок 25 управления фазой, где выделяется кадровый синхроимпульс и формируются управляющие им" пульсы, которые поступают на блок управления 3. Импульсы с блока 1 установки опорного уровня устанавливают устройство в исходное состояни и поступают на формирователь 5 кода синхронизации. Кодовые посылки начала строки с этого блока через шифратор 16 и блок коммутации 4 поступают на выход устройства. С блока 2 аналого-цифрового преобразования семираэрядный параллельный код поступает на суммирующий регистр памяти (СРП) 7 непосредственно н через элемент аадержки 6 (на строку), а четыре старших разряда кода нечетных отсчетов записываются в регистр памяти (РП) 10. Информация с СРП 7 переписывается последовательно в РП

8 и 9. Работа устройства зависит от результатов сравнения кодов в блоках сравнения (БС1 11-14. В BC 12 сравниваются четыре старших разряда кодов

СРП 7 и РП 9 (элементы j-й строки).

Если есть изменения хотя бы в одном из разрядов, то информация об истинном состоянии пяти разрядов записывается,в блок памяти 18 и поступает с

РП 9 через блок коммутации 4 в канал связи. БС 13 сравнивает четыре старших разряда кодов с РП 8 и 9 (элементы соседних строк) . Если БС 13 не выявляет изменений, то информация о

:1238268 трех младших разрядах записывается в блок памяти 18 и в блок 19 памяти младших разрядов и с блока 19 памяти младших разрядов через блок коммутации 4 поступает в канал связи вместе с информацией об изменении символов Ь в трех младших разрядах.- Эта информация получается при сравнении в БС 11 трех младших разрядов кодов с блока памяти 18 и РП 9 и передаче с блока

l5 выбора передаваемых .символов через шифратор 16. БС 14 сравнивает четыре старших разряда кодов с РП 9 и 10. Сигналы, формирующиеся в результате сравнения кодов, поступают на блоки разрешения записи 20-23, которые формируют соответствующие команды.. Выходной сигнал БС 14 служит для Формирования дополнительных кодовых комбинаций в блоке 24 пилотсигнала. С блока 24 пилот-сигнала комбинации "О1" или " 10 через блок коммутации 4 поступают в канал связи. При этом первый бит этой допол- нительной кодовой комбинации поступает в одном отсчете, а другой - в сле-. дующем. 9 ил.

Изобретение относится к технике электрической связи, в частности к передаче телевизионных- изображений в замкнутых телевизионных системах, может быть использовано для телеграфной связи в устройствах с преобразованием кода внутри передатчика, и является дополнительным к авт.св.

Ф 1146831.

Целью изобретения является умень шение искажений телевизионных сигна. лов.

На фиг. 1 представлена структурная электрическая схема устройства для сжатия цифровых телевизионных сигналов1 на фнг. 2 — то же, блок управления и блок управления фазой; на фиг. 3 — то же, блок коммутации, на фнг. 4 - то же, второй блок сравнения, на фиг. 5 — то же, первый блок сравнения, блок выбора передаваемых символов и блок управления памятью;-на фиг. 6 — то же, блок

1 памяти, на фиг. 7 — то же, первый блок разрешения записи1 на фиг. 8— то же, второй блок разрешейия записи, на фиг. 9 - то же, блок пилот5 сигнала., Устройство для сжатия цифровых . телевизионных сигналов содержит блок

1 установки опорного уровня, блок 2

16 аналого-цифрового преобразования, блок 3 управления, блок 4 коммутации, формирователь 5 кода синхронизации, элемент 6 задержки, суммирующий регистр 7 памяти, первый регистр

lS 8 памяти, второй регистр 9 памяти, третий регистр 10 памяти, блоки срав" нения; первый 11, второй 12, третий

13 и четвертый 14, блок 15 выбора передаваемых символов, шифратор 16, 20 блок 17 управления памятью, блок 18 памяти, блок 19 памяти младших раз рядов, блоки разрешения записи: первый 20, второй 21, третий 22 и

1238268 четвертый 23; блок 24 пилот-снгна" ла, блок 25 управления фазой.

Блок 3 управления содержит делитель 3-1 тактовой частоты, дели тель 3-2 строчной частоты, цифровую линию 3"3 задержки, элемент И-НЕ 3-4, схему 3"5 управления фазой делителя тактовой частоты (фиг. 2).

Блок 4 .коммутации содержит схему 4-1 выбора первого разряда кода канала, схему 4-2 выбора второго разряда кода канала, схему 4-3 выбо" ра третьего разряда кода канала, схему 4-4 выбора четвертого разряда кода канала, блок 4-5 памяти кода канала (фиг. 3) °

Второй блок !2 сравнения содержит схему 12-1 определения запрещенных изменений, схему 12-2 определения изменений, схему 12-3 выбора раз" решенных изменений (фиг. 4), Блок 17 управления памятью содержит элементы 17-i (i ) - 8) запрета схемы,17-i (i 9 - 12) установки младших разрядов, схемы !7-i (i IЗ18) выбора установки младших разрядов (фиг. 5).

Блок I8 памяти (фиг. 6) содержит элементы 18-i (i - 7) памяти разрядов кода, элементы ИЛИ 18- -,1 (i I 7), элементы 18-i-2 (i 1 - 7) памяти, цифровые дифференцирующие цепочки 18-i-1с (i l — 5, k 3,4), эле- 35 .менты ИЛИ 18-i-k (i=5 — 7, 1с-6,7).

Первый блок 20 разрешения записи содержит элементы, ИЛИ 20-i(i I,2), элементы .20-i (i 3,4) памяти, схемы 20-i (i 5 — 7) совпадения, элемеи- 4О ты НЕ 20-8 (фиг. 7).

Второй блок 21 разрешения записи содержит элемент 21-1 И, элемент

21-2 памяти, схему 21-3 разрешения (фиг. 8). 4$

Блок 24 пилот-сигнала содержит элемент HJIH/ИЛИ-НЕ 24-1, элементы

24-i (i 2,3) памяти, элемент ИЛИНЕ 24-4, схеиы 24-i (i 5,6) совпадения, элемент НЕ 24-7, элемент ИЛИ . 50

24-8 (фиг. 9).

Блок 25 управления фазой содержит схему 25»1 вьщелення кадрового синхроимпульса, формирователь 25-2 коротких импульсов, делитель 25 -3 SS кадровой частоты, .схему 25-4 управления фазой делителя строчной частоты (фиг. 2} °

Устройство для сжатия цифровых телевизионных сигналов работает следукюцим образом.

Входной аналоговый сигнал поступает на входы блока I установки опорного уровня и блока 2 аналого-цифро" вого преобразования. Селектор блока

1 установки опорного уровня выделяет из аналогового сигнала синхросмесь..

Синхросиесь с второго выхода блока поступает на вход схемы 25-1 выделения кадрового синхроиипульса блока

25 управления фазой, где происходит . выделение кадрового синхроимпульса, а соединенный последовательно форми" рователь 25-2 коротких иипульсов формирует из кадрового синхроимпульса короткие иипульсы, которые служат для запуска делителя 25-3 кадровой частоты. Выходные сигналы делителя

25-3 кадровой частоты служат разре- шающими сигналами для схемы 25-4 управления фазой делителя строчной частоты и схема 3-5 управления фазой делителя тактовой частоты .блока 3 управления. Короткие кадровые синхроимпульсы посредством схемы 25-4 по" ступают на R- либо S-входы делителя

3-2 строчной частоты блока 3 управления. Таким образом меняется начальная фаза делителя 3-2 строчной ча" стоты от кадра к кадру. Соединенный последовательно с селектором иультйвибратор вырабатывает по переднему . фронту синхроимпульсов положитель- . ные импульсы, которые служат для ус" тановки всего устройства в исходное состояние. Для этого установочные импульсы подаются на установочный вход блока 18 памяти, на установочные входы. элемента 6 задержки, на .

С-вход триггера делителя 3-2 строчной частоты блока 3 управления для получения полустрочной частоты фиг.2, Одновременно этот же импульс подается на вход формирователя 5 кода синхронизации. За время этого иипульса формирователь 5 кода синхронизации вырабатывает специальные. кодовые посылки, которые обозначают начало строки. В канал связи зти посылки передаются блоком 4 коииута" ции через шифратор 16. Через схему

3-5 управления фазой делителя тактовой частоты блока 3 управления импульсы с выхода блока 1 установки опорного уровня поступают sa R- или

S-вход делителя 3-1 тактовой частоты

1238268 для управления начальной фазой. Сме на фазы происходит от кадра к кадру. Аналого-цифровой преобразователь блока 2 аналого-цифрового преобразования преобразует входной аналоговый сигнал в цифровую форму. Семиразрядный параллельный код поступа" ет на выход блока 2 аналого-цифрового преобразования с тактовой часто- 1О той.

Элемент 6 задержки записывает информацию о состояяиях разрядов с выхода блока 2 аналого-цифрового преобразования во время отрицательной по- !5 луволны полустрочной частоты на управляющем входе элемента 6 задержки и разрешает считывать информацию во время положительной полуволны, Таким образом, на входах суммирую.щего регистра 7 памяти мы одновременно имеем информацию о (j+1)-й строке иэ элемента 6 задержки и информацию î i-й строке с выхода блока 2 аналого".цифрового преобразования, Управляющие сигналы на первом, втором и третьем управлякицих входах позволяют посредством блоков разрешения записи записать в элементы памяти четные отсчеты j-й строки и нечетные отсчеты (j+1)-й строки. Однонременно комбинация на первом и втором управляющих входах третьего регистра 10 памяти позволяет эапи" сать в него информацию о четырех М старших разрядах нечетных отсчетов -й строки. Синхронизация записи во все регистры памяти как и синхронизация работы всего устройства в целом осуществляется с перного, нторо" 4б гО, третьего, четвертого и пятого сиихровыходов блока 3 управления.

Установочный выход блока 3 управления служит для установки в исходное состояние элементов памяти первого 45

20, второго 21 и третьего 22 блоков разрешения записи и блока 24 пилотсигнала. Информация с выхода суммирующего регистра 7 памяти переписывается последовательно в первый 8 и 5II второй 9 регистры памяти.,Таким об. разом, одновременно имеется информация о (i-1)-м отсчете j-й строки (второй регистр 9 памяти), 1.-.м отсчете (j+1)-й строки (первый регистр 55

3 памяти), (i+1)-м отсчете j-й строки (суммирующий регистр 7 памяти), а .также о четырех старших разрядах

i"ro отсчета j-й строки (третий регистр 10 памяти). Дальнейшая работа устройства зависит от результатов сравнения во втором !2, третьем 13 н четвертом 14 блоках сравнения..

Если на первом выходе второго блока 12 сравнения, на первый и второй входы которого поданы четыре старших разряда со вторых выходов соответственно суммирующего регистра 7 памяти и второго регистра 9 памяти присутствует уровень логического !! !!

0, что говорит о наличии иэменеГ ний хотя бы s одном из старших разрядов, то первый блок 20 разрешения записи (фиг., 7) через схемы 20-6 и

20-5 совпадения записывает в блок

IS памяти информацию об истинном состоянии пяти разрядов исходного кода, при этом оставшиеся два младших разряда устанавливаются в сосв тояние .в соответствие с принятым алгоритмом по кольцу обратной связи; второй выход блока IS памяти — второй вход блока 17 управления памятью -. блок 18 памяти. Установку двух младших разрядов производят схемы 17-11, 17-12 установки младших разрядов. Элементы 17-1 — 17-8 запрета выбирают самый старший из разрядов, в котором произошло изменение при написи истинного состояния пяти разрядов кода, а выходы схем 17-11, 17-2 установки младших разрядов заведены на Ки S-входы триггеров элементов 18-6-2, 18-7-2 памяти (фиг. 6) через элементы 18-6-6, 18"6-7, 18-7-6, 18 7-7.ИЛИ.

Таким образом, при изменении. состояния старшего иэ изменившихся разрядов младшие разряды устанавливаются в нуль н наоборот. Одновременно в канал связи посредством четвертого. блока 23 разрешения записи, на третий вход которого заведена информация о третьем разряде и на пятый вход— информация с элемента 20-3 памяти первого блока 20 разрешения записи, с второго выхода второго регистра 9 памяти также передается информация об истинном состоянии пяти разрядов кода. Поскольку данный результат сравнения во втором блоке 12 сравнения запоминается на элементе 20- 3 памяти н первом блоке 20 разрешения записи на два отсчета, то в следующем отсчете характер работы устройства сохраняется. При этом учитывают, что

1238268 сравнение четырех старших разрядов во втором блоке 12 сравнения, как и в четвертом блоке 14 сравнения, происходит с учетом запрещенных изменений. Запрещенные изменения определя- S ются схемой 12-1 (фиг. 4) блока 12.

В качестве запрещенных считаются изменения символов старших раэря" дов между двумя о счетами следующего вида: 1000-0111, 0111-1000, 010000ll,. 0011-0100, 1100-1011; 1011—

1100, 0010-0001, 0001-0010, 0110-.

0101, 0101-0110, 1010-1001, 10011010, 1110-1!01, 1101-1110 и все изменения младшего из четырех старших 15 разрядов, Если второй блок 12 сравнения говорит об отсутствии изменений в четырех старших разрядах (уровень логического "0",на втором выходе и логи- 10 ческой "1" на первом выходе), то работа устройства зависит от результата сравнения в третьем блоке 13 срав" нения, на входы которого соответственно поданы четыре старших разряда .S с вторых выходов первого и второго регистров 8 и 9 памяти. Если на первом выходе третьего блока. 13 сравнения уровень логического "0" (отсутствие изменений), то в первом блоке 20 30 разрешения записи на элементе 20-!

2 ИЛИ происходит совпадение соответствующих сигналов и триггер эле,мента 20.-4 памяти. разрешает через схему 20-7 совпадения запись в блок

18 памяти, кроме четырех старших разрядов, которые записываются через блок 20-5 совпадения, трех следующих по старшинству разрядов. Одновременно эти же три разряда запи- 40 сываются в блоке 19 памяти младших . разрядов и с его выхода в следующем отсчете информация об этих разрядах передается в канал связи блоком 4 коммутации, третий выход ко- 45 торого соединен с выходом блока 19 памяти младших разрядов.Причем чет-. вертый блок 23 разрешения записи передает информацию о третьем разряде в канал связи дважды: в этом и сле- 50 дующем отсчете. Разрешающими сигналами являются сигналы с третьего выхода первого блока 20 разрешения записи и выхода второго блока 21 разрешения записи..Вместе с .информаци- SS ей о трех мпадпих разрядах в следующем отсчете передается информация об изменениях символов в трех младших разрядах; Для этого в первом блоке 11 .сравнения (фиг. 5) производится сравнение трех младших разрядов блока 18 памяти и второго 9 регистра памяти. Информация о всех изменениях с выхода первого блока 11 сравнения поступает на вход блока 15 вы" бора передаваемых символов, который выбирает старший иэ изменившихся разрядов, а затем посредством блока управления памятью ((схемами 17-i (i 13-18) выбора установки младших разрядов устанавливает младшие разряды в соответствующее состояние. Шифратор 16 кодирует номер изменившего" ся разряда двоичным кодом и передает в канал связи блоком 4 коммутации. Если третий блок сравнения говорит о наличии изменений хотя бы в одном из четырех старших разрядов, то работа устройства определяется четвертым блоком 14 сравнения, на входы которого поданы четыре старших разряда с второго выхода второ-. го регистра 9 памяти и выхода третьего регистра 10 памяти. Эта ситуация выделяется элементом И 21 1 второго блока 21 разрешения записи (фиг. 8) н запоминается элементом 21-2 памяти, который разрешает запись информации о четырех старших разрядах в блок 18 памяти ы в канал связи че" реэ блок 4 коммутации, четвертый вход которого соединен с выходом второго блока 21 разрешения записи в этом и следующем отсчетах независимо от сигнала с выхода четвертого блока 14 сравнения. Выходной сигнал четвертого блока 14 сравнения служит для формирования дополнительных кодовых комбинаций в блоке 24 пилотсигнала (фиг. 9). Для этого на вход

9-триггеров элементов 24-2 и 24-3 памяти подается сигнал с выхода четвертого блока 14 сравнения, причем на вход Э-триггеров элемента 24-2прямой сигнал, а на элемент 24-3— инверсный. Синхросигнал на С-вход триггеров поступает при соответствующем раэрешеыии с выходов третьего блока 22 разрешения записи.

Таким образом, если на выходе четвертого блока 14 сравнения уровень логического 0" и иа третьем управляющем входе также уровень логического "О", то на элементах памяти записана дополнительная кодовая информация "01", а в противном слу1238268

Формула

9 чае — ")О". Схемы 24-5 и 24-6 совпа дення, а также элемент 24-8 ИЛИ передают эти комбинации через четвертый блок 23 разрешения записи в блок

4 коммутации последовательно: первый бит дополнительной кодовой комбинации в одном отсчете, другой - в следукщем. Вся поступающая на входы блока 4 коммутации информации записывается

s áëîê 4-5 памяти кода канала (фиг. 3) и ) 0 с ее выхода считывается на выход устройства. В следующем кадре триггер делителя 25-3 кадровой частоты перебрасывается в другое состояние н установочные импульсы изменяют началь- 15 ную фазу триггеров делителей 3-1 и .3-2 блокаЗ- управления.Вдальнейшем алгоритм работы устройства сохраняется. изобретения

Устройство для сжатия цифровых телевизионных сигналов по авт.св.

)1 1146831, о т л и ч а ю щ е е с я тем, что, с целью умешьшения искажений телевизионных сигналов, введен блок управления фазой, вход которого соединен с вторым выходом блока установки опорного уровня, первый и второй выходы соединены соответст-. венно с первым и вторым управляющими входами блока управления, а синхровход и установочный вход третьего блока разрешения записи соединены соответственно с четвертым синхровыходом и с установочным выходом блока управления.

1238268

)238268

М.2

@+2

1-йулр. Рй У.й СимириВхоВ

4УФ, 8

4 ив У

Составитель И. Грацианская

Редактор N. Келемеш Техред М.Ходанич Корректор 0.Луговая

Тирах 624 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

133035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 3306/59

Производственно-полиграфическое предприятие, г. Ухгород. ул. Проектная, 4