Адаптивная система обработки данных

Адаптивная система обработки данных

Иллюстрации

Показать все

Реферат

 

Изобретение относится к области вычислительной техники, в частности к мультипроцессорным системам. Цель изобретения - повышение надежности системы за счет автоматического восстановления функционирования в режиме последовательной обработки. Поставленная цель достигается тем, что сигналы запросов и готовности от каждого процессора приходят в соответствующие блоки переключения режимов, которые в.зависимости от режима обработки формируют цепочку обрабатывающих процессоров , минуя неисправные . Система содержит блок 1 памяти заявок , .процессор 2, содержащий коммутатор 3-сигналов опроса, блок 4 выполнения операций, элемент 5 ИЛИ, блок 6 переключения режимов, элемент 7 ИЛИ элементы 8-11 И. 2 з.п. ф-лы, 9 ил. i (Л Фиг.1

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (51) 4 С 06 F 15/16, %CD<

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3719268/24-24 (22) 04.01.84 (46) 30,06.86. Бюл ° № 24 (72) В.М. Антонов, В.Н, Середкин, К ° II.Тиханович и В,IО, Ципиньо (53) 681,324 (088,8) (56) Заявка Великобритании № 2004397, кл, G 06 F 11/00, опублик. 1979

Авторское свидетельство СССР

¹ 926662, кл, G 06 F 15/16, 1980, 54) АДАПТИВНАЯ СИСТЕМА ОБРАБОТКИ

ДАННЫХ (57) Изобретение относится к области вычислительной техники в частности к мультипроцессорным системам, Цель изобретения — повышение надежности

ÄÄSUÄÄ 1241250 А 1. системы за счет автоматического восстановления функционирования в режиме последовательной обработки. Поставленная цель достигается тем, что сигналы запросов и готовности от каждого процессора приходят в соответствующие блоки переключения режимов, которые в зависимости от режима обработки формируют цепочку обрабатывающих процессоров, минуя неисправные.

Система содержит блок 1 памяти заявок, .процессор 2, содержащий коммутатор З.сигналов опроса, блок 4 выполнения операций, элемент 5 ИЛИ, блок 6 переключения режимов, элемент

7 ИЛИ, элементы 8 — 11 И. 2 з.п. ф-лы, 9 ил.

1241250

4

l5

Система содержит блок 1 памяти заявок, процессоры 2, коммутатор 3 сигналов опроса, блок 4 выполнения операций, элемент 5 ИЛИ, блок 6 переключения режимов, элемент 7 ИЛИ, элементы 8-11 И, магистраль 12 передачи сигналов, вход 13 задания режима системы, счетчик 14 команд, дешифратор 15, арифметическо-логический узел 16, узел .17 обмена, узел 18 под— ключения магистрали, сигналы 19 управления, шина 20 команд, узел памяти 21, связь 22 сигнала захвата, ма— гистраль 23 приема, связь 24 сигнала разрешения захвата, связи 25 и 26 сигналов исполнения, элементы 27 и

28 И, вход 29 разрешения, элементы

30 — 32 И, элемент 33 ИЛИ, задающий вход 34, шину 35 адреса, шину 36 данных, магистраль 37 выдачи, вход 38 запроса захвата, выход 39 ответа, магистраль 40 запроса, магистраль 41 занятости, узел 42 памяти, регистры

43 и 44 адреса, узел 45 приема передачи, регистр 46, узел 47 регистров

Изобретение относится к вычислительной технике, в частности к мультипроцессорным .системам, автоматически перестраивающим свою структуру в зависимости от заданных способов обработки данных и от отказов отдельных процессоров, и может быть применено в измерительно-вычислительных комплексах, в системах автоматизации испытаний и контроля сложных объектов, в автоматизированных системах управления технологическими процессами и в других подобных системах, имеющих высокую живучесть.

Цель изобретения — повышение надежности системы путем автоматического восстановления функционирования в режиме. последовательной обработки.

На фиг. 1 представлена схема системы; на фиг. 2 — схемы блока выполнения операций, коммутатора сигналов опроса и блока переключения режимов команд блока выполнения операций; на фиг. 3 — состав магистрали передачи сигналов; на фиг, 4 — схема узла памяти; на фиг,5 — схема арифметико-логического узла, временная диаграмма и система микрокоманд; на фиг,6 — схема узла обмена, временная диаграмма и система микрокоманд; на фиг,7 — схема узла подключения магистрали; на фиг, 8 — 10 — блок-схема алгоритмов, общегс назначения, сумматор 48, сдвигатель 49, регистр 50 состояния, элемент 51 коммутации, регистр 52 микрокоманд,, дешифратор 53 микрокоманд, формирователь 54 синхроимпульсов, связь 55 сигнала выдачи, связь 56 входного сигнала выдачи, связь 57 сигнала приема, связь 58 входного сигнала приема, связь 59 сигнала включения элемента приема-передачи, элементы 60 и 61 приема-передачи, элементы 62 и 63 коммутации, коммутатор 64, регистр 65, регистр 66 микрокоманд, дешифратор 67 микрокоманд, формирователь 68 синхроимпульсов, элемент 69 И, связь 70 входного сигнапа выдачи, связь 71 входного сигнала приема, связь 72 сигнала включения элемента приема-передача элементы 73 -= 76 И, триггер. 77, элементы

78 — 79 коммутации и элементы 80

82 ИЛИ, Система работает следующим образом, При параллельном режиме обработки данных, заданном наличием сигнала на входе 13 системы, запрос любого процессора 2 поступает через элемент

5 ИЛИ и через блоки 6 переключения режимов (поскольку на задающий вход каждого из них поступает сигнал переключения с выхода элемента 7 ИЛИ) и элементы 5 ИЛИ предыдущих процессоров 2 в блок 1 памяти заявок, Сигнал разрешения, выданный после этого блоком 1, проходит через цепочку процессоров 2, Ири поступлении сигнала разрешения в первый в этой цепочке процессор 2, выдавший запрос, дальнейшее прохождение сигнала разрешения прекращается, а в этом процессоре 2 коммутатор 3 выдает в блок

4 сигнал начала работы. Данный процессор 2 считывает из блока 1 заявку и начинает ее обработку, одновременно сбрасывая свой запрос и тем самым пропуская сигнал разрешения через коммутатор 3 и блок 6 переключения режимов к последукпцему процессору 2, Если. последующий процессор 2 также выдал запрос, то следующая заявка будет считана в него, в противном случае он пропустит сигнал разрешения далее, В случае отказа блока 4 какого-либо процессора 2 тот не выдает запроса и тем самым выключает себя из;процесса . обработки, При этом коммутатор 3 и блок 6 переключени

3 1241250 4 режимов отказавшего процессора 2 остаются в рабочем состоянии и не препятствуют прохождению через них сигналов запроса и разрешения последующих процессоров 2 системы, При последовательном режиме обработки данных, заданном отсутствием сигнала на входе 13, запрос любого процессора 2 поступает через элемент

5 ИЛИ в блок переключения режимов 10 только предыдущего процессора 2. После .частичной обработки заявки в предыдущем процессоре 2 формируется сигющий вход блока 6 переключения режимов каждого процессора 2 (если он исправен) не поступает сигнал переключения с выхода элемента 7 ИЛИ, по- 20 этому при поступлении сигнала обращения блок 6 переключения режимов предыдущего процессора 2 выдает сигнал разрешения в коммутатор 3 данного процессора 2, который включает блок сигналом начала работы, Данный

25 процессор 2 считывает из предыдущего процессора 2 результаты частичной обработки заявки и продолжает ее обработку, одновременно сбрасывая свой

30 запрос. Закончив обработку, он формирует сигнал обращения к последующему процессору 2, а после передачи в него результатов частичной обработки заявки вновь выдает сигнал зап35 роса к предыдущему процессору 2, Далее заявка аналогично последовательно передается для обработки от одного процессора 2 к другому, При неисправности блока 4 процес-.40 сора 2 (любого, не являющегося последним.в цепи работающих процессоров) сигнал отказа через элемент 7 ИЛИ переключает блок 6 переключения режимов в режим, аналогичный параллельному режиму обработки, тем самым разрешая сквозное прохождение через отказавший процессор 2 сигналов запроса и разрешения от последующего процессора

2 к предыдущему и наоборот, В этом случае результаты обработки части / заявки от предыдущего исправного процессора 2 поступают в последующий исправный процессор 2, минуя отказавший процессор 2. Так как отказавший 55 процессор 2 не выдает сигналов запроса и обращения, он автоматически выключается из процессора обработки, а нал обращения, поступающий из блока

4 через элемент 8 И в блок 6 переклю- 15 чения режимов, В этом режиме на задаего функцию обработки части заявки при этом выполняет последующий исправный процессор 2. Такая организация передачи функции отказавшихся процессоров 2 на последующие исправные процессоры 2 приводит к сдвигу необработанных частей заявки в сто" рону последнего исправного процессора 2, На фиг.lO приведен алгоритм функционирования системы с отказавшим процессором 2.

Признаком последнего исправного процессора 2 является наличие сигнала

"Последний исправный", поступающего в процессор 2 через .элемент ll И на входы элементов 8 — 10 И в режиме. последовательной обработки (сигнал на входе 13 отсутствует) .

Сигнал "Последний исправный исправного процессора 2 запрещает прохождение через элемент 8 И сигнала обращения в блок 6 переключения режимов и разрешает его прохождение через элемент 9 И на вход продолжения блока 4, который, через элемент

8I ИЛИ (фиг, 2) соединен с первым сигналом 19 управления, осуществляющий выполнение команды перехода, Появление сигнала с входа продолжения инициирует продолжение обработки ос.тавшихся частей заявки в данном процессоре 2.

Сигнал "Последний исправньп " постоянно включен на входе последнего в цепи процессора 2 системы, В случае его неисправности сигнал отказа разрешает прохождение сигнала "Последний исправный" через элемент 10 И на вход следующего (прыдыдущего) исправного процессора 2, передавая ему функции последнего исправного, и т.д, При такой организации перераспре" деления функций между процессорами 2 система в последовательном режиме обработки сохраняет работоспособность при наличии хотя бы одного (любого) исправного процессора 2, Блок 4 выполнения операций (фиг.2) работает по программам обработки, хранящимся в узле 21 запрос к которому производится по адресу, сформированному в счетчике 14 команд. Команда, поступающая иэ узла 21 по шине

20 команд, содержит 4-разрядный код операции, который передается в дешифратор 15; 12-разрядный адрес перехода, который передает в счетчик 14

1241250 команд, или микрокоманду, которая передается для выполнения в узел 16 или 17, Формирование адреса в счетчике 14 команд осуществляет один из пяти сигналов: сигнал исполнения по связи 25 или сигнал исполнения по связи 26 увеличивает адрес на единицу при выполнении операций в узле 16 или 17 соответственно; первый сигнал управления с выхода дешифратора 15 записывает адрес перехода с шины 20 при выполнении команд безусловного перехода; второй сигнал управления записывает из узла 17 или 16 начальный адрес программ обработки (или частичной обработки) заявки; третий сигнал управления модифицирует адрес сигналами состояния из узла 16 при 20 выполнении команд условного перехода, При выполнении команды перехода дешифратор 15 одним из первых трех. сигналов 19 управления записывает адрес перехода в счетчик 14 команд, 25

При выполнении других команд дешифратор 15 четвертым и пятым сигналами управления включает соответственно узел 16 или 17. Затем включенный узел выполняет операцию, заданную посту- gg пившей в него микрокомандой. По окончании операции включенный узел выдает через элемент 80 ИЛИ сигнал испол.нения на счетный вход счетчика !4 команд для увеличения на единицу его содержимого, Программы обработки заявок, помещенные в узел 21, имеет модульную структуру, Выбор соответствующей программы определяется кодом адреса 4 обрабатываемой заявки, являющимся идентификатором этой программы °

На фиг.8 показан алгоритм выполнения программы блоком 4 и содержание разрядов кода заявки.

После выполнения программы обра-. ботки заявки (или программы частичной обработки заявки при работе в последовательном режиме) производится определение исправности блока 4 путем выполнения им тестовой программы (теста), В случае неисправности блока

4 он выдает сигнал отказа, поступающий в элементы 7 ИЛИ и 10 И. При правильном выполнении теста блок 4 выда- 55 ет сигнал обращения, если не обрабо-: тана последняя часть заявки (при работе в последовательном режиме), или сигнал запроса, если заявка обработана до конца ° Сигнал обращения поступает на элементы 8 и 9 И, сигнал запрося — в коммутатор 3 и элемент 5 ИЛИ, На фиг, 9 приведен алгоритм реакции системы на отказ °

Занятие магHcTpBJIH !2 блоком 4 обеспечивает узел 18. При подаче в него сигнала захвата по связи 22 он, обмениваясь интерфейсными сигналами с магистралью 12, занимает ее, о чем сигналиэируе,т выдачей в узел 17 обмена сигнала разрешения захват= по связи 24, Освобождение магистра. и 12 происходит при появлении сигнала приема по магистрали 23.

Коммутатор 3 получает на вход 29 из предыдущего процессора 2 сигнал разрешения. Если блок 4 выдал в коммутатор 3 сигнал запроса, то дальней— шее прохождение сигнала разрешения прекращается, а коммутатор 3 выдает с выхода элемента 28 И в блок 4 сиг-; нал начала работы. Этот сигнал (объединенный элементом 82 ИЛИ с пятым сигналом управления) включает узел 17 обмена, который инициирует считывание следующей заявки. Если блок 4 не выдает в коммутатор 3 сигнал запроса, то сигнал разрешения с входа 29 через элемент 27 И поступает в блок 6 переключения режимов, Блок 6 переключения режимов служит. для организации обмена между процессорами 2 сигналами запроса и разрешения. Наличие сигнала переключения на,входе 34 разрешает сквозное прохождение через блок 6 переключения режимов сигнала запроса (через элемент 30 И) и сигнала разрешения (через элементы 31 И и 38 И11И), При отсутствии сигнала переключения блок 6 переключения режимов выдает с выхода элемента 33 ИЛИ сигнал разрешения только при совпадении в элементе 32

И сигнала обращения и сигнала запроса от последующего процессора 2, Работа узла .16 осуществляется в соответствии с.приведенной на фиг. 5 временной диаграммой, Алгоритм выполнения микрокоманды начинается с приходом отрицательного фронта четвертого сигнала управления с вььхода дешифратора 15 (при этом на входе регистра

52 микрокоманд jorãæåí быть установ—

1241250

В зависимости от кода в разрядах

О и 1 регистра 52 микрокоманд 12разрядная микрокоманда узла 16 разбивается на поля, образуя -в системе микрокоманд четыре формата микрокоманд, Во всех форматах микрокоманд разряды 2-4 определяют код операции сумматора 48, а разряд 11 содержит признак выдачи содержимого регистра

50 состояния в счетчик 14 команд.

В 1-м формате (формат операции

"Регистр-регистр") разряды 5-7 миклен код микрокоманды), который запус- кает формирователь 54, Затем записывается микрокоманда в 12-разрядный . регистр 52 микрокоманд и информация в регистре 46 (о наличии информации на входе узла 45 свидетельствует сигнал выдачи по связи 55 на входе элемента 51 коммутации), После этого выдаются сигнал приема по связи 57 (в узел 17 обмена} и сигнал исполнения по связи 25, эа время действия которого происходит-выполнение операций, заданной кодом микрокоманды, над информацией, поступающей на входы сумматора 48 из регистра 46 и узла

47. Одновременно сигнал исполнения по связи увеличивает на единицу со— держимое счетчика 14 команд. Далее выполняются операции сдвига в сдвига- 20 теле 49 и запись. результата в узле

47, регистр 46 или регистр 50 состояния в зависимости от кода микрокоманды. С момента окончания записи узел 16 переходит в исходное состоя- 25 ние для приема новой микрокоманды и в то же время начинается выдача из него информации в угол 17 обмена: формируется сигнал выдачи по связи

55, сопровождающий выданную информацию, а затем при поступлении из узла 17 обмена сигнала приема по связи 57 информации сигнал выдачи сбрасывается. Таким образом, фазы выдачи информации и приема следующей микрокоманды могут совмещаться, однако исполнение следующей микрокоманды начинается только после освобождения узла 45 и приема через него новой информации. Работа элемента 51, т.е. условие формирования его выходных сигналов, описывается следующими уравнениями:

55вы 56 57ex i

576ы» = 58 55ех

59 = 56 V58 55» ° . рокоманды указывают адрес источника первого операнда (номер одного из регистров узла 47), разряды 8-10 указывают адрес второго операнда и приемника результата операций (номер одного иэ регистров узла 47). Кроме этого, результат заносится в регистр 46.

Во 2-м формате (формат операций

"Регистр-рабочий регистр") разряды

5-7 микрокоманды указывают адрес источника первого операнда (номер одного из регистров узла 47), разряды 81О определяют код операции сдвигате1 .ля 49. Источником второго операнда яв ляется регистр 46, в который заносится результат операции, В 3-м формате (формат операции

".С константой") разряды 5-8 микрокоманды являются одним из операндов

"(С константой"), а в разрядах 9-10 указываются источники и приемники информации при этих операциях (регистр 46, регистр 50 состояний).

В 4-м формате (формат микрокоманд

"С обменом") в разрядах 8-10 микрокоманды находится код операции обмена.

Работу узла 17 обмена при выполнении операции пересылки информации с входа узла 60 на выход узла 61, т,е, при организации обмена данными между арифметико-логическим узлом 16 и магистралью 12, иллюстрирует временная диаграмма, представленная на фиг.6.

Алгоритм работы узла 17 обмена начинается с его запуска отрицательным фронтом пятого сигнала управления с. выхода дешифратора 15. После этого происходит прием микрокоманды в регистр 66 микрокоманд и выдается сигнал исполнения по связи 26, разрешающий выполнение операции; этот сиг- нал одновременно увеличивает на единицу содержимое счетчика 14 команд.

Сигнал выдачи по связи 55, поступая на вход элемента 62, вызывает прием информации в узел 60, После прихода сигнала вьдачи формируется сигнал захвата по связи 22. Так как после этого сигнал исполнения по связи. 26 заканчивается, при поступлении вновь отрицательного фронта пятого сигнала управления возможен прием новой микрокоманды. При поступлении сигнала разрешения захвата по связи 24, свйдетельствующего о готовности маги1241250 с:трали 12 к приему информации, начинается выдача информации из узла 17 обмена, для чего формируется сигнал по магистрали 37, При подаче на вход 5 элемента 63 сигнала приема по маги- страли 23 сигнал выдачи по магистрали 37 сбрасывается и выдача информации прекращается.

Элемент 62 в узле 17 обмена ана- 10 ,погичен элементу 51 в узле 16. Его функции описываются уравнениями, приведенными выше, Работа элемента

63 описывается следующим логическим уравнением: 15

37вых 70 23вх 24;

23вых 71 37 в»

72 = 24 Ч71 37

Операция пересылок информации с входа одного узла приема-передачи 20 на выход другого, реализуемые узлом

17 обмена, задаются системой микрокоманд, приведенной на фиг,6 (в графе "Операция" указаны узлы приемапередачи, участвующие в пйресилке).

Узел 18 работает следующим образом, Сигнал захвата по связи 22, поступающий из узла 17 обмена, выдается

30 в общую для всей системы магистраль

40 запроса (через элемент 78.) и одновременно поступает на элементы 7375 И, С магистрали 40 сигналы запроса захвата поступают на вход 38 узла 18 первого по приоритету процессора 2 °

Если этот процессор 2 не выдавал сигнала захвата по связи 22, то сигнал запроса захвата проходит через элемент 73 И и в качестве сигнала ответа с выхода 39 поступает далее на вход 38 узла 18 следующего процессора 2 и т,д. При наличии. сигнала захвата по связи 22 сигнал запроса захвата проходит через элементы 74 и

76 И (если нет сигнала на общей для всей .системы магистрали 41 занятости) и включает триггер 77, После этого выходной потенциал триггера 77 разрешает выдачу через элемент 79 сигнала на магистраль 41 и через эле-50 мент 75 И сигнала разрешения .захвата по связи 24 в узел 17 обмена, занимая тем самым магистраль 12 и разрешая обмен данными по ней между процессорами 2, 55

По окончании обмена (т ° е„при приходе сигнала по магистрали 23) триггер 77 переключается, снимаются сигнал с магистрали 41 и сигнал разрешения захвата по связи 24, тем самым освобождается магистраль 12 и разрешается ее захват другими процессорами 2 °

Формула изобретения

1; Адаптивная система обработки данных, содержащая блок памяти заявок и процессоры, каждый из которых включает блок выполнения операций, коммутатор сигнала опроса, блок переключения режимов и первый элемент ИЛИ,, причем информационные и адресные

1 входы и выходы блока выполнения операции каждого процессора и блока памяти заявок соединены соответственно шиной данных и шиной адреса, вход запроса блока памяти заявок подключен к выходу первого элемента ИЛИ первого процессора, выход .разрешения блока памяти заявок подключен к входу разрешения коммутатора сигналов первого процессора, выход опроса блока выполнения операции в каждом процессоре подключен к первому входу первого элемента ИЛИ и информационному входу коммутатора сигнала опроса, выход которого соединен с запускающим входом блока выполнения операций, выход первого элемента ИЛИ каждого процессора, кроме первого, подключен к входу запроса блока переключения режимов предыдущего процессора, второй вход первого элемента ИЛИ каждого процессора подключен к выходу запроса блока переключения режимов, вход разрешения которого соединен с выходом коммутатора сигналов опроса, выход разрешения блока переключения режимов соединен с управляющим входом коммутатора сигналов опроса последующего процессора, о т л и ч а ю щ а я с я тем, что, с целью повышения надежнссти путем автоматического восстановления функционирования в режиме последовательной обработки, в каждый процессор введены второйэлемент ИЛИ и четыре элемента И, причем вход обращения и задающий вход блока переключения режимов соедине" ны соответственно с выходом первого элемента И и выходом второго элемента ИЛИ, выход обращения блока выполнения операций соединен с. прямым входом первого элемента И и с первым

1241250

12 входом второго элемента И, выход ко— торого подключен к-входу продолжения блока выполнения операций, первый вход третьего элемента И, второй вход второго элемента И и инверсный вход первого элемента И соединены с выходом четвертого элемента И, выход отказа блока выполнения операций подключен к второму входу третьего эле- 10 мента И и.первому входу второго эле— мента ИЛИ, второй вход которого и инверсный. вход четвертого элемента И соединены с входом задания режима системы, прямой вход четвертого эле- 15 мента И каждого предыдущего процес сора подключен к выходу третьего элемента И последующего процессора, выход третьего элемента И первого процессора является выходом сигнала неисправности системы, входы и выходы выдачи, приема, занятости и выходы запроса блоков выполнения операций процессоров соединены соответственно с магистралями выдачи, приема, запроса и занятости, вход запроса захвата блока выполнения операций первого процессора подключен.к.магистрали запроса, выход ответа блока выполнения операций каждого предыдущего процессора подключен к входу запроса захвата блока выполнения операций последующего .процессора, причем блок выполнения операций содержит I узел памяти, счетчик команд, арифме- 35 тико-логический узел, узел обмена, узел подключения магистрали, элементы ИЛИ и дешифратор, первый .выход которого подключен к первому входу первого элемента ИЛИ, второй и третий выходы соединены соответственно с

t входами разрешения записи начального адреса программы и адреса условного перехода счетчика команд, вход разре шения записи адреоа безусловного пе- 45 рехода которого подключен к выходу первого элемента ИЛИ, второй вход которого является входом продолжения блока выполнения операций, четвертый выход дешифратора подключен к запускающему входу арифметико-логического узла, пятый выход соединен с первым входом второго элемента ИЛИ, шестой, седьмой и,восьмой выходы дешифратора являются соответственно выходами от- Ы каза, обращения и запроса . блока выполнения операций, выход узла памяти подключен к входу дешифратора, входу адреса безусловного перехода счетчика команд и входам микрокоманд арифметико-логического узла и узла обмена, первые адресные и первые ин- формационные входы и выходы, первые, входы и выходы выдачи и приема которого являются соответственно адресными и информационными входами и выходами, входами и выходами выдачи и приема -блока выполнения операций, адресный и информационный входы которого соединены соответственно с адресным; и информационным входами узла памяти, вход адреса команд которого соединен с выходом счетчика команд, вход начального адреса программы которого соединен с вторым информаци1 онным выходом узла обмена и информационным выходом арифметико-логического узла; информационные вход и выход которого соединены соответственно с вторыми информационными выходом и входом узла обмена, первый и второй входы выдачи и приема которого соединены с первым и вторыч выходом выдачи и приема арифметико.-логического узла, первый и второй входы выдачи и приема которого соединены соответственно с первым и вторым выходами выдачи и приема узла обмена, запускающий вхОд которого соединен с выходом второго элемента ИЛИ, второй вход которого является запускаемым входом блока выполнения операций, выходы сигналов исполнения арифметико-логического узла и. узла обмена соедине" ны соответственно с первым и вторым входами третьего элемента ИЛИ, выход которого подключен к счетному входу счетчика команд, вход адреса условного перехода которого подключен к выходу признака состояния арифметиI ко-логического узла, выходы сигналов захвата и приема и вход сигнала разрешения захвата узла обмена соедине-. ны соответственно с входом сигнала захвата, входом сигнала приема и выходом сигнала разрешения захвата узла подключения магистрали, вход запроса захвата, выходы ответа и запроса, вход и выход занятости которого являются соответственно входом запроса захвата, выходами ответа и запроса, входом и выходом занятости блока выполнения операций, причем блок переключения режимов содержит три элемента И и элемент ИЛИ, выход

1241250

10 чи и информационным входом регистра, вторые информационные входы и выход первого элемента приема-передачи являются соответственно вторыми инфор 35

Мационными входамй и выходом узла обмена, запускающий вход первого элемента приема-передачи подключен к разрешающему выходу первого элемента коммутации, первые и вторые информационные входы и выходы которого являются соответственно вторыми входами и выходом приема узла обмена, вторые информационные вход и выход первого элемента коммутации являются соответственно вторыми входом и выходом выдачи узла обмена, второй вход выдачи узла обмена соединен с первым входом элемента И, выход которого является выходом ситнала захвата узла обмена, вторые информационные вход и выход второго элемента приема-передачи являются первыми информационными входом и выходом узла обмена, третьи информационные вход и выход второго элемента приема-передачи являются адресными входом и выходом узла обмена, запускающий вход которого является выходом разрешения блока, входы элемента И11И соединены соответственно с выходами первого и второго элементов И, первые входы первого и третьего .элементов И соединены с задающим входом блока, первый вход второго элемента И являет" ся входом обращения блока, вторые входы второго и третьего элементов

И соединены с входом запроса блока, второй вход первого элемента И является входом разрешения блока, выход третьего элемента И является выходом запроса блока. 45

2 ° Системапоп,1, о тличающ а я с я тем, что узел обмена содержит регистр, два элемента приемапередачи, коммутатор, регистр микро.команд, формирователь синхроимпуль- 20 сов, элемент И и два элемента коммутации, причем первый, второй и третий информационные входы коммутатора соединены соответственно с первыми информационными выходами первого и 25 второго элементов приема-передачи и информационным выходом регистра, первый, второй и третий выходы коммутатора соединены соответственно с первыми информационными входами перво- щ го и .второго элементов приема-передавторого элемента приема-передачи соединен с разрешающим выходом второго элемента коммутации, первые информационные вход и выход которого явля- ются ссотпетственно первыми входом и выходом выдачи узла обмена, вторые информационные вход и выход второго элемента коммутации являются соответственно первыми входом и выходом приема узла обмена„ первый вход приема которого соединен с выходом сигнала приема узла обмена, первый и второй выходы дешифратора микрэсоманд подключены соответственно к лерам.:: и второму разрушающим входам IIзрвoIo элемента коммутации, третий вь.ход подключен к первому разрешающему входу второго э.пемента коммутации и второму входу элемента И, инверсный вход которого и второй разрешающий вход второго элемента коммутации соединень: с входом сигнала разрешения захвата узла обмена, четвертый вьгход дешифратора микрокоманд подключен к третьему разрешающему входу второго элемента коммутации, пятый и шестой выходы -оединены соответственно с разрешающими входами регист- . ра » коммутатора, синхронизирующие входы которых соединены соответственно с первым и вторым выходами формирователя синхроимпульсов, третий и четвертый выходы которого подключены к синхрониэирующему входу дешифратора микрокоманд и входу разрешения записи регистра микрокоманд, пятый выход является выходом сигнала исполнения узла обмена, запускающий вход которого подключен к входу пусKB формирователя синхроимлульсов, выход регистра микрокоманд подключен к информационному входу дешифратора микрокоманд, вход регистра микроко-. манд является входом MHKpoKQMGHp узла обмена.

3, Система пп п.1, о т л и ч а ющ а я с я тем, что узел подключения магистрали содержит элементы И, .триггер и два элемента коммутации, выход первого из которых является выходом запроса узла, выход второго элемента коммутации является выходом занятости узла, информационные входы первого и второго элементов коммутации подключены к выходу источника литания, разрешающий вход первого элемен" та коммутации, первые входы первого

)24!250 ——

Фиг.2 и второго элементов И и инверсный вход третьего элемента И соединены с входом сигнала захвата узла, второй вход второго элемента И и прямой вход третьего элемента И соединены с входом запроса захвата узла, выход третьего -элемента И является выходом ответа узла, выход первого элемента

И является выходом сигнала разрешения ð захвата узла, второй вход первого элемента И и разрешаюший вход второго элемента коммутации соединены с единичным выходом триггера, нулевой вход которого является входом сигнала приема узла, а единичный вход подключен к выходу четвертого элемента

И, прямой и инверсный в.:од которого подключены соответственно к выходу второго элемента И и входу занятости узла.

124125Q тФ 4 т5 5

Clue,5

Запись d

Яааась Ю

8uwts0 в@по

/08 От)3 От2Ч Ото К1И

Юп -f08 спер ццц

14 ВС- 8ьЮпк сстинцц

lfl7- цсптцнцкц цприеиwm церсрмццнц

3ппцс 3И

_#_

57

22

23

1241250

)241250.Составитель И, Чистобородов

Техред O.Ãîðòâàé Корректор А. Обручар

Редактор Л. Пчелинская

Заказ 3490/44 Тираж 671

ВНИИПИ Государственного комитета. СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб„, д,4/5

Подписное

Производственно-полиграфическое предприятие, г, Ужгород, ул. Проектная, 4