Устройство для спектрального анализа

Устройство для спектрального анализа

Иллюстрации

Показать все

Реферат

 

СВОЗ СОВЕТСНИХ

СОУМЛИСТИ ЕСНИХ

РЕСПУБЛИН (1) G 06 F 15/332

И(;, ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3826565/24 (22) 18.12.84 (46) 30.06.86. Бюл. №- 24 (71) Львовский ордена Ленина политехнический институт им. Ленинского комсомола (72) А.М. Агизим, E.Ä. Горячева и М.Ш. Роэенблат (53) 681 .32(088 .8) (56) Авторское свидетельство .СССР № - 1010621, кл. G 06 Р 7/352, 1983.

Авторское свидетельство СССР

¹ 1080148, кл. G 06 F 15/332, 1982. (54) УСТРОЙСТВО ДЛЯ СПЕКТРАЛЬНОГО

АНАЛИЗА (57) Изобретение относится к области вычислительной техники, может быть использовано в специализированных

„„SU„, 1241256 А 1 вычислительных устройствах и предназначено для вычисления фазы и модуля взаимного спектра в реальном масштабе времени. Цель изобретения расширение функциональных,возможностей устройства sa счет определения модуля взаимного спектра и получения спектральных характеристик в лога-. рифмическом масштабе. Поставленная цель достигается тем, что устройство имеет в своем составе три регистра, блок сравнения, девять мультиплексоров, три сдвиговых регистра, три элемента неравнозначности, четыре триггера, пять сумматоров, два счетчика и два регистра порядков с соответствующими связями между узлами устройства. 2 ил, Ф 12а1

Иэабретение относится к вычислительной технике и может бьггь испольэавано в специализированных вычислительных устройствах для вычисления фазы и модуля взаимного спектра 5 в реальном масштабе времени„

Цель изобретения — расширение функциональных возможностей устройства путем определения модуля взаимного спектра и получения спектраль- lIO ных характеристик в логарифмическом масштабе.

На фиг. 1 показана функциональная схема предлагаемого устройства; на фиг. 2 — временная диаграмма ра- 15 боты устройства при разрядности регистров мантиссы равной 8, и разрядности регистров порядка, равнойб, Устройство содержит (операционные) регистры 1 и 2, элементы НЕРАВНОЗНАЧНОСТЬ 3 и 4, триггер 5, сдвиговый регистр 6, триггер 7 сдвиговый < регистр 8, мультиплексоры 9 и 10, одноразрядные сумматоры 11 и 12, блок 13 сравнения, мультиплексор 25

14 одноразрядный, сумматор 15, регистр 16, элемент НЕРАВНОЗНАЧНОСТЬ

17, триггер 18, сдвнговый -регистр

19, мультиплексор 20, одноразрядный сумматор 21, двоичные счетчики 22, ЗО

23, регистры 24 и 25 порядков, мультиплексоры 26-28, триггер 29, мультиплексоры 30 и 31, одноразрядный . сумматор 32, тактовый вход 33, вход

34 задания количества сдвигов, управляющий вход 35 "Коррекция", вход

36 разрешения задания 36 и управляющий вход 37 запуска.

Устройство работает следующим образом.

Рп

Вычисленные коэффициенты преобра". зования Фурье А(К), В(К) в последовательном двоичном коде вводятся младшими разрядами вперед в операционные регистры 1 и 2. Элементом

НЕРАВНОЗНАЧНОСТЬ 3 анализируются два соседних разряда двоичного числа А(К). На счетный вход двоичного счетчика 22 и тактовый вход регистров 1, 2 и 16 поступают тактовые

И импульсы по шине 33 (фнг. 2а). Счетчик 22 считает количество сдвигов.

При каждом несовпадении разрядов на выходе элемента Э появляется сигнал, разрешающий занесение в

55 регистр 6 содержимого регистра 1, не включая старший разряд, следующего эа старшим разряда в триггер

256 2

5 и содержимого двоичного счетчика

22 в регистр 24 порядка. Последнее занесение имеет место, когда на входе элемента 3 находится г ервый знаковый и следующий за ним значащий разряды числа. После последнего занесения в регистре 24 содержится порядок двоичного числа А(К) — характеристика логарифма, в регистре

6 — значащая часть-числа без старmего значащего разряда, в триггере

5 — следующий после старшега значащий разряд числа. Число В(К) нормализуется аналогичным образом: под управлением элемента НЕРАВНОЗНАЧНОСТЬ 4 происходит занесение значащей части числа без старшей знача— щей единицы в регистр 8, порядка числа из счетчика 23 — в регистр порядка 27, следующего за старшим разряда — в триггер 7.

Одновременно с процессом нормализации чисел А(К), В(К) происходит нормализация их суммы. Последовательный кад суммы А(К)+В(К) с выхода одноразрядного сумматора 15 вводится младшими разрядами вперед в регистр 16. Затем производится I нормализация суммы описанным способам одновременно с нормализацией чисел А(К), В(К). Элемент НЕРАВНОЗНАЧНОСТЬ 17 управляет занесечием мантиссы суммы без старшей значащей единицы и следующего за старшим разряда мантиссы в регистр 19 и триггер I8 "оответственно.

После окончания ввода чисел под действием сигнала на входе 34 (фиг. 2б) за первые и импульсов (где и — разряд|лость регистров б, 8 и 19). происходит сдвиг регистров б, 8 и 19„ ва время которого осуществляется коррекция двоичных кодов, сацержащихся в этих регистрах.

Коррекция кода регистра б осуществляется путем поразрядного суммирования начиная с младших разрядов на одноразрядном сумматоре ll двоичнога кода регистра с прямым кадом поправки, еслгл содержимое триггера

5-"О", и с обратным, если — "1".

Прямой или обратный код поправки передается в сумматор ll через мультиплексор 9, .которым управляет, триго гер 5. Поправка равна двоичному коду регистра б, сдвинутому на 3 разряда н сторону младших разрядов. Одновременна аналогичным образом осущест124!256 4

9М-9

П,, если 1 Мс! 5 (!) logy A=

7М-6

П,, если 1,5М 2, где П вЂ” порядок числа А, представлен- З5 ного в двоичном коде с плавающей запятой А=2 M

M — мантисса.

Одновременно в регистре !9 получен двоичный код, пропорциональный фазе.((К) в пределах 0-45 . Фазу взаимного спектра определяют по соотношению:

9 — CJIH I6M +1 5» 1 М + ! г

7Мг 2М,+3

45ф) Я,если I M, 1,5; 1,5 М +

+М с2

7 г — M, ecaH 1,5-М,<2; 1,5-М +Мг 2, 50

8 2 (2). где М и М вЂ” мантиссьг соответст1 венного большего и меньшего из чисел

А(К) и В(К) .

После п сдвигов коррекции под управлением входа 34 (фиг. 26) начинается процесс выдвижения полученных двоичных логарифмов чисел l.og A(K) и вляется коррекция двоичного кода регистра 8 на сумматоре 12, мультиплексоре 10 и триггере 7 и коррекция двоичного кода регистра 19 на сумматоре 21, мультиплексоре 20 и триггере 18. На сумматоре 21 происходит одновременно коррекция мантиссы суммы и вычитание корректируемвй мантиссы большего числа поразрядно начиная с младших разрядов. Корректи- !О руемая мантисса большего числа поступает на вычитающий вход сумматора

21 через мультиплексор 14 под управлением блока 13 сравнения ° Во время коррекции мультиплексоры 26 и 27 под управлением входа 35 (фиг. 2г) подключают на последовательный информационный вход регистров 6 и 8 выходы сумматоров 11 и

12 соответственно, а на вход регистра 19 подключен выход сумматора 21.

Таким образом, откорректированные мантиссы нормализованных чисел

А(К) и В(К) после коррекции (и сдвигов находятся в регистрах 6 и 8, а их порядки — в регистрах 24 и 25 соответственно. Получены двоичные логарифмы чисел, определяемые по соотношению:! ор В (К) последовательным кодом младг шими разрядами вперед, причем на последовательный информационный вход регистров 6 и 8 подключаются под управлением 35 (фиг. 2г) последовательные выходы регистров 24 и 25 порядков через мультиплексоры 26 и 27 соответственно. На входы управления сдвигом сдвиговых регистров мантисс

6, 8 и !9 поступают сдвиговые импульсы для выполнения коррекции и выдвижения (фиг. 2б), а на регистры порядков 24 и 25 — импульсы для выдвижения (фиг. 2в), Двоичные логарифмы чисел поступают последовательным кодом на входы мультиплексора 28, на выходе которого под управлением блока 13 появляется двоичный логарифм большего числа и поступает на первый вход одноразрядного сумматора 32 . Одновременно с выдвижением логарифмов чисел выдвигается с последовательного выхода регистра 19- (n-го разряда двоичный код фазы(младшийи разрядами вперед. С (n-1)-го разряда регистра 19

1 код фазы — ((р) поступает на второй

2 вход сумматора 32, на третий его вход поступает корректируемый двоичный код фазы, сдвинутый на два разряда в сторону младших разрядов, с (п-2)-го выхода регистра !9., Коррекция кода фазы происходит следующим образом.

В триггере 29 в последнем такте коррекции под управлением входа 36 (фиг. 2д) запоминается старший разряд кода (l . На выход мультиплексора

30 пропускается прямой или обратный код содержимого регистра 19, сдвинутого на два разряда в сторону младших разрядов в зависимости от содержимого триггера 29 — "1" или "0" соответственно. Далее скорректированный код фазы поступает на вход мультиплексора 31, который под управлением входа 37 (фиг. 2е) пропускает на вход сумматора 32 пять младших разрядов, а остальные разряды заполняются единицами. На выходе сумматора

32 образуется последовательный код (младшими разрядами вперед) двоичного логарифма модуля взаимного спектра 1о8 С(К) . В соответствии с этим модуль взаимного спектра определяется по следующему соотношению:!

24!256

).og А(К)+ — ((!) -f {,(у), при А(К))В(К)

1 (3) 1og2c(K) =

1о@ В(К)+ — ({{)g -f 1,Cp!, при, Л(К)(В(К), 1 где (q) — двоичный код, пропорциональный фазе g (К) в пределах 0-45

4 (Ц), при (q ) < 0,5

1 !. 1-Ч3, при 3g) ) pз5

f (q)= (4) нонке (1) и (2) в (3): М, 15; 1= М,+N, =. 105; (q) 0,5

1,5 N, 2; 1:= М,,+М 1,5;(q)) 0,5

1о,{:(x) =

1е.Mс

1,5 N

1,5аN ?; 1 5сМ+М z2 2/{{1))0 5 где M,, N> — мантиссы соответственно большего и меньшего чисел;

П вЂ” порядок большего числа.

Расск!отрим пример вычисления логарифмов, модуля и фазы предлагаемым устройством (используется 8 разрядов

14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

А(К) О О 1 1 О О О 0 О О 0 О 0 О 0 в(к) о о о 1 1 0» 1 о о

A(K)+B(K) О 1 О О 1 0 1 1 1 О 1 О 1 1 1

Соответственно

В(К) =-{3 2 =1 ° 73 2; !оя В(К) сс

=10,7927;

A(K)=3 2 ;, log A(K)=!1,5850;

В(К) Г3

{!0(К) =ar(tg, =are tg — =30

А(К) 3

С(К)дс () ()=2" 3,46;

1og С(K) =11, 791.

После нормализации в виде с плавающей запятой числа имеют вид:

A(K)=10!1, 1100000000 (последнее

М, занесение в 13-м такте);

B(K)=1010, llOIII0101 (последнее занесение в 12-м такте);

А(К)+В(К)=1001011101 (последнее

Ы, +II занесение в 14-м такте) .

При последнем занесении в регистре 6 находится код 10000000, в реги45

000011)1

10Р01111 код регистра 8: !

000Р100О

1!000010

55

36N +9М,-36

П... если 1

34М,+27M -41

П вЂ” если

34М(+7M -33

П если

28М, +7M -24

П если

28М +21М к-32

П если

Таким об!)азом, модуль взаимного спектра в предлагаемом устройстве определяется по двоичному логарифму большего числа и по двоичному коду фазы взаимного спектра, т.е, по соотношениям, полученным при подста1,5; 1е5 М+М . 3; Г(Я 05 (5 )

?; 1,5к- М,+М c2; fqj< 0,5 мантиссы не считая старшет о значаще— го разряда и 6 разрядов порядка), Пусть из процессора быстрого преобразс)вания Фурье поступают числа

А(К) и В(К) в коде с фиксированной запятой (вверху указаны номера тактов) . стре 8 — 10111010, в регистре 19

00! 01 10 — мантиссы без cTBp!JIrix значащих единиц, в регистре 24 — 001011, в регистре 25 - 001010, в триггерах

5, 7 и 18 — 1,l,p cîoòâåòñòâeíío.

После коррекции двоичный код регистра 6 равен:, Под управлением блока 13 сравнения на выход мультиплексора пропускается код !00011!1 так как число

A(K) бог(ьше числа В(К) .

После коррекции в регистре !9 находится код:

1 (< 001011

11001000

На выходе сумматора 32 пол.л:.ê последовательный двоичный коц начиная с младших разрядов модуля взаимного спектра:

П hh

Log С(К)=10!!-, 11001000, истинное значенйе в двоичном коде равна 1011, 11001010, т.е. погрешность определения модуля не превышает . 0,02 дБ на октаву.

Ф о р м у л а и з о б р е т е н и я

Устройство для спектрального анализа, содержащее три регистра, блок сравнения, четыре мультиплексора, три сдвиговых регистра, три элемента

НЕРАВНОЗНАЧНОСТЬ, три триггера, четыре сумматора, причем управляющий вход первого мультиплексора соединен с выходом блока сравнения, первый и второй входы которого являются соответственна входами реальной и мнимой

00000101

10100011 . Полученный кац паопарцианален — т.е. =28,65, -...е. погрешность составляет 1,35

Полученные логарифмы чисел равны: (og А(К).=1011, !0001111, а истинное значение логарифма числа А(К) в двоичном коде равно 1011; 10010101.

log B(K)=10!0, 11000010 истинное значение — 1010, 11001010

l5

Погрешность определения логарифмов в данном случае не превышает

0,1 дБ.

В последнем такте коррекции в триггере 29 запомнилась единица

2Î (старший разряд полученного када g, т.е, (q) 0,5) . В процессе выцвижения логарифмов на сумматоре 32 суммируется логарифм числа А(К), прямой кад, сдвинутыи на два разряда в сто25 рону младших регистров 19 пад управлением триггера. 29 и мультиплексоров

30 и 31, и сдвинутые на один разряп н сторону младших код регистра 19:

А(К) + 001011 10001111 -"б

000000 01010001

1 1 ll llll 11101000

2 частей операнда устройства, первый вхоц блока сравнения обт-единен с первым входом первого элемента НЕРАВ-.

НОЗНАЧНОСТЬ и информационным входом первого регистра, выход старшего разряда "oTopoI поцключен к второму входу и рвoro элемента НЕРАВНОЗНАЧНОСТЬ, выход которого соединен с тактовым входам первого сдвигового регистра и тактовым входом первого триггера, выход которого подключен к управляющему входу второго мультиплексора, выход которого соединен с первым входом первorо сумматора, вьгхад которого соединен с первым информационным входом первого мультиплексора, второй информационный вход которого соединен с выходам второго сумматора, первый вход которогб поцключен к выходу третьего мультиплексора, управляющий вход которого подключен к выходу второго триггера, тактовый вход которого соединен с тактовым входам второго сдвигового регистра и подключен к выходу второго элемента НЕРАВНОЗНАЧНОСТЬ, первый вход которого подключен к выходу старшего разряца второго регистра, информационный вход которого объел-=,нен с вторым входам второго элемента НЕРАВНОЗНАЧНОСТЬ и вторым входом блока сравнения, выход первого регистра подключен к установочному входу первого триггера и информационнаму входу первого сдвиговаго регистра, выходь. (и-3)-га и и-го разрядов которого соединены соответствен.на с информационным входом второго мультиплексора и вторым входом первого сумматора, выход второго регистра соединен с установочным входом второго триггера и информационным входам второго сдвигового реr-èñòðà, выхоц (п-3)-го и и — го разрядов которого соединены соответственно с информационным входом третьего мультиплексора и вторым входам второго сумматора, выход первого мультиплексора подключен к первому входу третьего сумматора, второй вход котарога соединен с выходам четвертого мультиплексора. управляюший вход которого подключен к выходу третьего триггера, тактовый вход катарого объединен с тактовым вхопом третьего сдвигового регистра и подключен к выходу третьего эле12Й125б мента НЕРАВНОЗНАЧНОСТЬ, первый вход которого соединен с выходом старшего разряда третьего регистра, информационный вход которого объединен с вторым входом третьего элемента НЕРАВНОЗНАЧНОСТЬ и подключен к выходу четвертого сумматора, первый и второй входы которого объединены соответственно с первым и вторым входами 10 блока сравнения, выход третьего регистра подключен к установочному входу третьего триггера и информационному входу третьего сдвигового регистра, выходы (п-3)-го и и-го разрядов которого подключены соответственно к информационному входу четвертого мультиплексора и третьему входу третьего сумматора, выход которого подключен к входу последова- 20 тельной записи информации третьего сдвигового регистра, тактовые входы первого, второго и третьего регистров объединены и являются тактовым входом устройства, а входы управле- 25 ния сдвигом первого, второго и третьего сдвиговых- регистров объединены и являются входом задания количества сдвигов устройства, о т л и ч а ю— щ е е с я тем, что, с целью расши- 30 рения функциональных возможностей путем определения модуля взаимного спектра и получения спектральных характеристик в логарифмическом масштабе, в него введены два счетчика, два регистра порядков, четвертый триггер, пятый, шестой, седьмой, восьмой и девятый мультиплексоры, пятый сумматор, причем счетные входы счетчиков соединены с тактовым входом устройства, информационный выход первого счетчика соединен с информационным входом первого регистра порядков, вход разрешения записи которого соединен с выходом первого элемента НЕРАВНОЗНАЧНОСТЬ, а выход младшего разряда первого регистра порядков соединен с первым информационным входом пятого мультиплексора, второй информационный вход которого

50 соединен с выходом второго сумматора, а выход пятого мультиплексора соединен с входом последовательной записи информации первого сдвигового регистра, информационный выход второго счетчика соединен с информационным входом второго регистра порядков, вход разрешения записи которого соединен с в, ; НЕРАВНОЗНАЧНОСТЬ, а выход младшего разряда второго регистра порядков соединен с первым информационным входом шестого мультиплексора, второй информационный вход которого соединен с выходом третьего сумматора, а выход шестого мультиплексора соединен с входом последовательной записи информации второго сдвигового регистра, выход и-го разряда первого сдвигового регистра является выходом реальной части операнда устройства и соединен с первым информационным входом седьмого мультиплексора, второй информационный вход которого соединен с выходом и-го разряда второго сдвигового регистра и является выходом мнимой части операнда устройства, управляющий вход седьмого мультиплексора соединен с выходом блока сравнения, а выход седьмого мультиплексора соединен с первым входом пятого сумматора, второй вход которого соединен с выходом (п-1) -го разряда третьего. сдвигового регистра, выход (n-2) -го разряда которого соединен с информацион ым входом восьмого мультиплексора,, управляющий вход которого соединен с инверсным выходом четвертого триггера. установочный вход

t которого подключен к выходу четвертого сумматора, а тактовый вход четвертого триггера .подключен к входу разрешения записи устройства, выход восьмого мультиплексора соединен с информационным входом девятого мультиплексора, управляющий вход которого является входом запуска устройства, а выход девятого мультиплексора соединен с третьим входом пятого сумматора, выход которого является выходом логарифма модуля взаимного спектра устройства, входы управления

"двигом первого и второго регистров порядков соединены с входом задания количества сдвигов устройства, а управляющие входы пятого и шестого мультиплексоров объединены и являются управляющим входом "Коррекция устройства.

12/ j 256

РЛР/Р

ЮюР а

j

, Г7 ,ф 7

Уг к Р

2 00

„ФДРЖ

Диг.1

ЯПЙПХЕЛХ1П1КЛЛЛРЯП g