Устройство для управления памятью

Устройство для управления памятью

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано для сопряжения, блоков оперативной и постоянной памяти с произвольной выборкой с общей шиной микроЭВМ . Целью изобретения является повышение надежности устройства. Устройство содержит регистр адреса, блок сравнения, триггеры, элементы И, НЕ, И-НЕ, ИЛИ-НЕ, синхровход, управпяющие входы Байт, Ввод, Вывод, времязадающие входы, вход ошибки, выходы выбора памяти, стробов записи чладшего и старшего байтов, строба разрешения выдачи данных в магистраль и строба приема данных в маги- :тральный элемент. Устройство обеспечивает управление режимом работы микросхем памяти и магистральных элементов и контроль корректности протокола обмена по общей шине с учетом результатов контроля передачи данных по информационной магистрали. 1 йл. (О

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (5D 4 G 11 С 7/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А BTOPCHOIVIV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3792816/24-24 (22) 21 .09.84 (46) .07.07.86. Бюл. М - 25 (72) С.Т.Хвощ, О.Е.Блинков, В.В.Горовой и Д.Н.Черняковский (53) 681.327.6(088.8) (56) Малые 3ВМ и их примененйе./Под ред. Б.Н.Наумова. М.: Статистика, 1980, с. 231.

БИС КЗУ 588ВГ2. Технические условия 6КО 348.573-12 ТУ. (54) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ

ПАМЯТЬЮ (57) Изобретение относится к вычисли— тельной технике и может быть исполь— зовано для сопряжения блоков оперативной и постоянной памяти с произвольной выборкой с общей шиной микро„„SU„„)aeSOSO А1

ЭВМ. Целью изобретения является повышение надежности устройства.

Устройство содержит регистр адреса, блок сравнения, триггеры, элементы И, НЕ, И-НЕ, ИЛИ-НЕ, синхровход, управпяющие входы "Байт", "Ввод", "Вывод", времязадающие входы, вход ошибки, выходы выбора памяти, стробов записи младшего и старшего байтов, строба разрешения выдачи данных в магистраль и строба приема данных в магитральный элемент. Устройство обеспечивает управление режимом работы микросхем памяти и магистральных элементов и контроль корректности протокопа обмена по общей шине с учетом результатов контроля передачи данных по информационной магистрали. 1 ил.

43030

3 12

Изобретение относится к вычислительной технике и может быть использовано для сопряжения блоков оперативной и постоянной памяти с произ— вольной выборкой с общей шиной микро-3НМ.

Цель изобретения — повышение надежности устройства.

На чертеже представлена схема устройства для управления памятью.

Устройство содержит регистр 1 адреса, блок 2 сравнения, триггеры 3 — 5, элементы ИЛИ 6 — 8, элементы И 9-.17, элемент НЕ 18, элементы И-НЕ 19, 20, элементы 21 и 22 задержки, элемент И вЂ” НЕ 23, элементы ИЛИ-НЕ 24 и 25, элементы НЕ 26

28, первый синхровыход 29, информа— ционные входы первой 30 и второй 31 групп, определяющие соответственно адрес в блоке памяти и номер блока памя ти, управляющий выход 32 выбора памяти, синхровход 33, информационный: вход 34, первый управляющий вход 35 "Байт", управляющий выход 36, определяющий направление передачи данных через магистральные элементы, времязадающий вход 37, управляющий вход 38

"Вывод", времязадающий вход 39, управляющие выходы 4 1 передачи младшего байта и 41 старшего байта, управляющий вход 42 "Ввод", управляющий выход 43 разрешения выдачи данных в магистраль, второй синхровыход 44 строба приема данных в магистральный элемент, управляющий вход 45 ошибки.

Устройство работает следующим об— разом.

На входах 31 ключами или распайкой задается код номера блока памяти в системе. Процессор микроЭBM выдает адрес и сигнал "Байт", сопровождая их сигналом "Синхроимпульс активного (СИА) на входе 33. Передним фронтом

СИА в регистр 1 адреса с входов 30 записываются значения разряцов адреса, определяющие адрес блока, в триггер 3 по входу 34 — значение младшего разряда адреса, по входу 35 в триггер 5 — значение сигнала "Байт". Если коды в регистре 1 и на входах 31 совпадают, то блок 2 сравнения BbIpàåò сигнал сравнения на выход 32 выборки микросхем памяти и б юк памяти считается выбранным. Р,ии сигнал "Байт" в адресной части цикла обмена имеет высокий уровень, это свидетельствует о начале цикла Ввод (чтение из па— мяти), С триггера 5 яа выход 36 выдается признак передачи данных из блока памяти в общую шину, элемент 21 задержки начинает отработку интервала, необхоцимого для чтения информации из памяти..В этот интервал может быть включено время, необходимое для контроля прочитанных данных.

Программирование времени чтения производится резистивно-емкостной цепочкой, поключенной к входу 37 (не показана). Таким образом, чтение начинается до прихода сигнала "Ввод", что сокращает время обращения к памяти в режиме "Ввод". Выводить прочитанные данные из блока памяти можно только после прихода на вход 42 ак— тивного уровня сигнала "Ввод, С выхода элемента 71 задержки через элементы И 11 и ИЛИ-НЕ 24 на выход 44 выдается строб приема данных в регистр магистрального элемента,, через элемент ИЛИ 8 стробируется триггер 4 и на выход 29 через элемент И-НЕ 23 выдается сигнал "Синхроимпульс пассивного", если во время цикла не было нарушений протокола обмена, корректны адрес и прочитанные данные.

После этого на выходе элемента И 16 происходит выработка строба разрешения выдачи данных из буфера в общую шину 43 и производится сброс триггера 5.

Получив сигнал синхроимпульс пассивного, процессор читает с магистрали информацию и сбрасывает сигнал "Ввод ", через элемент И 12 устанавливается триггер 4„ что влечет сброс сигнала "Синхроимпульс пассивного" на выходе 29. После этого процессор сбрасывает сигнал Син40 и хроимпульс активного на входе 33, устройство возвращается в исходное

СОСТОЯНИЕ.

В цикле "Вывод 1 (запись в намять) адресная часть обрабатывается ана4Я логично. После выдачи на выхоц 32 сигнала:выборки микросхем памяти устройст:во ждет прихода на вход 38 активного уровня сигнала "Вывод

С приходом сигнала "Вывод" через эле50 мент ИЛИ-НЕ 24 на выходе 44 вырабатывается строб приема данных в регистр магистрального элемента, и, в зависимости от значения сигнала "Байт" на входе 35 и состояния триггера 3, - через элементы ИЛИ 6 и 7, И-HE 19 и 20 на выходах 40 и 41 вырабатываются стробы записи даниь|х н память, если нет ошибки протокола обмена

1243030 4 и корректны адрес и данные, поступившие в блок. Вместе с выработкой стробов записи запускается элемент 22 задержки, программируемый по входу 39 резистивно-емкостной цепочкой (не по5 казана) на время срабатывания микросхем памяти в режиме записи. После отработки задержки через элемент HE 18 и элементы И-НЕ 19 и 20 происходит сброс на выходах 40 и 41, стробов за- 10 писи, через элемент ИЛИ 8 стробируется триггер 4 и на выходе 29 появляется сигнал Синхроимпульс пассив— ного

В устройстве имеется схема контро- 5 ля протокола обмена, выполненная на

- элементах И 13 — 15 и ИЛИ-НЕ 25, которая выявляет следующие ошибочные комбинации управляющих сигналов:

Байтць Вывод,;

Байт н ф Ввод1;

Вывод Байт, А0=1, где Байт — значение сигнала в адресЯ ной части цикла обмена, записанное в триггер 5 (в — высокое значение 25 сигнала, н — низкое).

Выход схемы контроля протокола обмена и вход ошибки 45 объединены на элементе И 17, с выхода которого, в случае возникновения любой ошибки, блокируется выдача стробов записи на выходы 40 и 4 1 и сигнала "Синхроимпульс пассивного" на выход 29.

Формула изобретения

Устройство для управления памятью, содержащее регистр адреса, входы которого являются информационными входами первой группы устройства, а выходы соединены с входами первой

40 группы блока сравнения, входы второй группы которого являются информационными входами второй группу устройства, а выход подключен. к первым входам первого и второго элементов И и явля45 ется первым управляющим выходом уст— ройства, один из информационных входов которого соединен с информационным входом первого триггера, прямой и инверсный выходы которого подключе50 ны соответственно к первым входам первого и второго элементов ИЛИ, а синхровход соединен с синхровходами регистра адреса и блока сравнения и является синхровходом устройства, 55 вторые входы первого и второго элементов И подключены соответственно к выходам первого и второго элементов ИЛИ, а третьи входы соединены с выходом первого элемента НЕ, вход которого соединен с входом второго элемента задержки и с первым входом четвертого элемента И и является вторым управляющим входом устройства, второй вход четвертого элемента И подключен к входу второго элемента НЕ и является третьим управляющим входом устройства, а выход соединен с входом установки второго триггера, информационный вход которого подключе". к входу логического нуля устройства, а синхровход соединен с выходом третьего элемента ИЛИ, второй вход которого подключен к выходу второго элемента задержки, вторые входы первого и второго элементов ИЛИ являются первым управляющим входом устройства, выход второго элемента НЕ соединен с вторым входом третьего элемента И, вторые входы первого и второго элементов за— держки являются соответственно первым и вторым времязадающими входами устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности устройства, в него введены третий триггер, первый, второй и третий элементы И-НЕ, пятый, шестой, седьмой, восьмой и девятый элементы И, третий и четвертый элементы НЕ, причем синхровод третьего триггера соединен с синхровходом устройства, информационный вход подключен к первому управляющему входу устройства и к третьему входу пятого элемента И, выход соединен с вторым входом шестого элемента И, с входом третьего элемента НЕ, с первым входом первого элемента задержки и является четвертым управляющим выходом устройства, а вход установки третьего триггера подключен к выходу восьмого элемента И, первый вход которого соединен с ин-. версным выходом второго триггера и с первым входом третьего элемента И-НЕ, а второй вход подключен к первому входу седьмого элемента И и к выходу элемента НЕ, первый вход третьего элемента И соединен с выходом первого элемента задержки, а выход подключен к первому входу третьего элемента ИЛИ и к первому входу первого элемента ИЛИ-НЕ, второй вход которого соединен с первыми входами пятого и шестого элементов И и с выходом первого элемента НЕ, а выход является вторым синхровыходом устройства, выходы первого и второго элементов И подключены ва.

Составитель О.Исаев

Редактор В.Петраш Техред N.Моргентал Корректор A.Тяско

Заказ 3711/52 Тираж 543 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35. Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г.Ужгород, ул.Проектная, 4

5 12 соответственно к вторым лходам первого и второго элементов И-НЕ, выходы которых являются вторым и третьим управляющими выходами устройства, а первые входы соединены с выходом четвертого элемента НЕ, вход которого подключен к выходу второго элемента задержки, второй вход третьего элемента И-HE соединен с третьими входами первого и второго элементов И-НЕ и с выходом девятого элемента И, а выход является первым синхровыходом устройства, второй вход

4ЗОЗО Ь пятого элемента И подключен к прямому выходу первого триггера, второй вход седьмого элемента И и соединен с выходом третьего элемента НЕ, вхо5 ды второго элемента ИЛИ-НЕ подключены к выходам пятого, шестого и седьмого элементов И, а выход соединен с первым входом девятого элемента И, вход которого и выход восьмого эпе1п мента И являются соответственно четвертым управляющим входом и пятйм управляющю выходом устройст—