Ассоциативное запоминающее устройство

Ассоциативное запоминающее устройство

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано для распознавания и синтеза сигналов, в автоматизированных словарях и т.п.. Цель изобретения - повышение надежности устройства. Ассоциативное запоминающее устройство содержит первьй и второй адресные накопители , счетчики адресов, дешифратор , элементы И с первого по четвертьй, элемент ИЛИ, первый триггер и компаратор. Цель изобретения достигается введением второго триггера, элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, элементов И с пятого по десятьй, третьего адресного накопителя. В процессе ра боты устройства в первьй адресньй накопитель записывается сравниваемая информация, а второй и третий адресные накопители содержат хранимые последовательности слов (во втором накопителе они записаны по порядку рт меньшего адреса к большему, а в третьем - от большего к меньшему). 3 ил. с и

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (5О 1 11 С 15 /00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMY СВИДЕТЕЛЬСТВУ

13, ц Ма @,.„1Я

4ъ

СФ

) К

1Ь

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3802787/24-24 (22) 17.10.84 46) 07,07.86. Вюл. N - 25

72) Г.П.Токмаков и В.N.Êèëüäþøåâ

53) 681.327(088.8) .56) Кохонен Т. Ассоциативные эапоми«ающие устройства. M.: Мир, 1982, с. 173.

Авторское свидетельство СССР и 1174988, кл. G 11 С 15/00, 1983. (54) АССОЦИАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО (57) Изобретение относится к вычислительной технике и может быть использовано для распознавания и синтеза сигналов, в автоматизированных словарях и т.п.. Цель изобретения — повышение надежности устройства. Ассо„„SU, 1243036 А 1 циативное запоминающее устройство содержит первый и второй адресные накопители, счетчики адресов, дешифратор, элементы И с первого по четвертый, элемент ИЛИ, первый триггер и компаратор. Цель изобретения достигается введением второго триггера, элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, элементов И с пятого по десятый, третьего адресного накопителя. В процессе работы устройства в первый адресный накопитель записывается сравниваемая информация, а второй и третий адресные накопители содержат хранимые последовательности слов (во втором накопителе они записаны по порядку от меньшего адреса к большему, а в третьем — от большего к меньшему).

3 ил.

1 12430

Изобретение относится к вычислительной технике и может быть использовано для распознавания и синтеза сигналов, в автоматизированных словарях и т.п.

Цель изобретения — повышение надеж5 ности устройства.

На фиг. 1 изображена структурная схема ассоциативного запоминающего устройства; на фиг. 2 — размещение информации во втором и третьем адресных накопителях; на фиг. 3 — временные диаграммы работы устройства.

Устройство (фиг. 1) содержит первый адресный накопитель 1, состоящий из N m-разрядных регистров 2, первый дешифратор 3, первый счетчик 4 адресов, элементы И 5-14 с первого по десятый, элемент ИСКЛ10ЧАЮЩЕЕ ИЛИ 15, элемент ИЛИ 16, компаратор 17, второй 18 и третий 19 адресные накопители, элемент 20 задержки, второй счетчик 21 адресов, элемент НЕ 22, первый 23 и второй 24 триггеры.

В накопителях 18 и 19 записаны (фиг, 2) по M последовательностей

L< и Lt (L„=var, L (N, L„=var, L„(N, i=1, Й) m-разрядных слов,, причем каждая последовательность отделена от смежных кодом конца последовательнос- 3 ти (в m-разрядах "1"). В накопителе 18 слова последовательности 1., за.— писаны в ячейки накопителя по поряд-„ку от меньшего адреса к большему, а в накопителе 19 — от большего к меньшему. Каждой последовательности в накопителе 18 соответствует поЬ

/, следовательность L1. в накопителе 19 и наоборот (фиг. 2 ) . Возможны два случая: первый, когда последовательl 40 ности L„ и L равны по длине (фиг.2б); второй, когда не равны (фиг. 2 6,z).

В случае неравенства длин этих последовательностей, последовательность с меньшей длиной дополняется до боль11

45 шей словами с "нулевой информацией.

Устройство работает в двух режимах, которые задаются подачей соответствующего потенциала на элемент

ИСКЛЮЧАЮЩЕЕ ИЛИ 15:

Режим 1 — логическая 1.

Режим 2 — логический О.

При включении устройства в работу регистры 2 накопителя 1, счетчики 4 и 21 сбрасываются, а триггер 24 устанавливается в нулевое" состояние.

На первом этапе производится запись сравниваемой последовательности в накопитель 1. Как только на инфор36 1 мационные входы накопителя 1 поступает слово с "нулевой" информацией, срабатывает элемент И 6, что приводит к сбросу счетчика 4 и прекращению записи в накопитель 1 (фиг. 3a).

На втором этапе производится сравнение последовательности, записанной в накопителе 1, с последовательностями, записанными в накопителях 18 и 19. Считывание слов последовательностей из накопителей 1, 18 и 19 производится синхронно по поступлению импульсов счета на счетные сходы счетчиков 4 и 21. В режиме 1 слова для сравнения считываются с накопителя 18, а в режиме 2 с накопителя 19.

Считанные слова поступают на первые и вторые входы компаратора 17.

Результат сравнения двух слов с выхода компаратора 17 поступает на вход С триггеров 23 и 24, которые тактируются сигналом 1Несовпадение". В первом такте цикла сравнения с накопителей 18 и 19 считывается код конца последовательности (фиг. 2А и 35; Ь, 2, ci, Е), в результате чего срабатывает элемент И 7, что приводит к удержанию счетчика 4 в сброшенном состоянии и подаче логической "1" на вход D триггера 23, компаратор 17 выдает сигнал Несовпадение 1 и т.д, Если в ходе сравнения слов последовательностей компаратор 17 не выдал ни одного сигнала "Несовпадение", то триггер 14 не меняет своего состояния — "Совпадение" (фиг.3b, е.).

Далее производится проверка того, что вся последовательность, записанная в накопителе 1, считана.

На третьем этапе (фиг. 32,X) производится вывод последовательности из накопителей 18 и 19 соответствующей последовательности, записанной в накопителе 1, через элемент И 5 в порядке поступления импульсов счета на соответствующий счетный вход счетчика 21.

Цикл вывода заканчивается в тот момент, когда с накопителей 18 и 19 считывается код конца последовательности.

Формула изобретения

Ассоциативное запоминающее устройство, содержащее первый и второй адресные накопители, первый и второй счетчики адресов, дешифратор, элементы И с первого по четвертый, элеP

Юы

Put /

3 12430 мент ИЛИ, первый триггер и компаратор, однй из входов которого подключены к выходам первого адресного накопителя, адресные входы которого соединены с выходами дешифратора, вхо- ды которого подключены к выходам первого счетчика адресов, другие входы компаратора подключены к входам третьего элемента И и выходам второго адресного накопителя, адрес- to ные входы которого соединены с выходами второго счетчика адресов, выход компаратора подключен.к первому входу первого триггера, к второму входу которого подключен выход третьего элемента И, выход первого триггера подключен к первому входу четвертого элемента И, второй вход которого под— ключен к выходу третьего элемента И, входы элемента ИЛИ подключены к выхо- о дам второго и третьего элементов И, а выход элемента ИЛИ подключен к од— ному из управляющих входов первого счетчика адресов, о т л и ч а ю— щ е е с я тем, что, с целью повышения надежности устройства, в него введены второй триггер, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, элементы И с пятого по десятый, элемент НЕ, элемент задержки и третий адресный накопитель, выходы и адресные входы которого соединены соответственно с выходами и адресными входами второго адресного накопителя, входы пятого элемента И подключены к выходам первого адрес35 ного накопителя, а выход подключен

36 4 к третьему входу четвертого элемента И, первый вход второго триггера соединен с выходом компаратора, второй вход — с выходом четвертого элемента И, а выход подключен к одному из входов первого элемента И, другие входы которого подключены к выходам второго и третьего адресных накопителей, выход второго триггера подключен к одному из входов элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого подключен к входу шестого элемента И и через элемент НŠ— к входу седьмого элемента И, выходы шестого и седьмого элементов И подключены к управляющим входам второго и третьего адресных накопителей и к входам восьмого и девятого элементов И соответственно, выходы восьмого и девятого элементов И подключены к управляющим входам второго счетчика адресов, выход второго триггера через элемент задержки подключен к первому входу десятого элемента И, второй вход которого соединен с выходом третьего элемента И, а выход подключен к управляющим входам первого адресного накопителя, второго триггера и второго счетчика адресов, другие входы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, элементов И с шестого по девятый, первого адресного накопителя являются управляющими входами устройства, информационным входом которого являются входы первого адресного накопителя и входы второго элемента И.

1243036

1243036

Составитель В.Рудаков

Редактор А.Ворович Техред М.Моргентал Корректор Е.Сирохман

Заказ 3711/52 Тираж 543 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открьгтий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r,Ужгород, ул.Проектная, 4