Преобразователь параллельного кода в последовательный

Преобразователь параллельного кода в последовательный

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике, может быть использовано в системах передачи и преобразования цифровых данных и позволяет повысить быстродействие. Преобразователь содержит регистр 1 сдвига, первый дешифратор 2 нуля, дешифратор 4, коммутатор 5, первый 6 и второй 7 генераторы импульсов. Введение второго деишфратора 3 нуля, триггера 8 и , элемента ИЛИ 9 обеспечивает преобразование без предварительного сдвига информации путем приблизительного определения формата преобразуемого кода на выходах первого дешифратора 2 нуля . 1 3.п. ф-лы, 2 ил. О9 СХ)

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (qy) g Н 03 M 9/00

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИИ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСИОМУ СВИДЕТЕЛЬСТВУ вано в системах передачи и преобразования цифровых данных и позволяет повысить быстродействие. Преобразователь содержит регистр 1 сдвига, первый дешифратор 2 нуля, дешифратор 4, коммутатор 5, первый 6 и второй 7 генераторы импульсов. Введение второго дешифратора 3 нуля, триггера 8 и элемента ИЛИ 9 обеспечивает преобразование без предварительного сдвига информации путем приблизительного определения формата преобразуемого кода на выходах первого дешифратора 2 нуля. 1 э.п. ф-лы, 2 ил. (21) 3826450/24 — 24 (22) 11. 12.84 (46) 07.07.86. Бюл. и 25 (72) А. А. Самчинский и Б. Г. Шаров (53) 681. 325(088. 8) (56) Авторское свидетельство СССР

Ф 860056, кл. G 06 Р 5/04, 1979.

Авторское свидетельство СССР

У 1119002, кл. Н 03 К 13/24, 1983..(54) ПРЕОБРАЗОВАТЕЛЬ ПАРАЛЛЕЛЬНОГО

КОДА В ПОСЛЕДОВАТЕЛЬНЫЙ (57) Изобретение относится к вычислительной технике, может быть использо„„SU„„3 243098 А 1

1243098

Изобретение относится к вычислительной технике и может быть использовано в системах передачи и преобразования цифровых данных.

Цель изобретения — повышение быстродействия.

На фиг.1 изображена функциональная схема преобразователя; на фиг. 2— схема второго дешифратора нуля.

Преобразователь параллельного кода в последовательный содержит регистр 1 сдвига, первый 2 и второй 3 дешифраторы нуля, дешифратор 4, комму татар 5, первый 6 и второй 7 генераторы импульсов, триггер 8 и элемент

ИЛИ 9, выход которого соединен с входом сдвига регистра 1 сдвига.

Входы разрядов регистра 1, кроме нулевого и последнего, подключены к соответствующим информационным входам 10 устройства, выходы этих разрядов регистра 1 соецинены с входами первого дешифратора 2 нуля, а выходы разрядов регистра 1 с номерами

ЗК+1, где К= 1, 2, 3. .. подключены к информационным входам коммутатора

5. Установочный вход регистра 1 сдвига объединен с установочными входами дешифратора 4 и триггера 8 и подклю— чен к установочному входу 11 устройства. Счетный вход триггера 8 соединен с выходом коммутатора. 5, являющимся выходом 12 устройства.

Прямой выход триггера 8 соединен входом запуска второго генератора

7 импульсов и является первым управляющим выходом 13 устройства„ инверсный выход триггера 8 подключен к входу астанава первого генератора

6 импульсов. Вход запуска первого и вход астанова второго генераторов

6 и 7 импульсов абъецинены и подключены к выходу второго дешифратора 3 нуля, являющемуся вторым управляющим выходом 14 устройства. Первые входы второго дешифратора 3 нуля объединены с входами дешифратара 4 и подключены к соответствующим выходам первого дешифратора 2 нуля. Выходы дешифратора 4 соединены с управляю1 щими входами коммутатора 5 и, кроме старшего, с вторыми входами второго дешифратара 3 нуля. Выходы генераторов 6 и 7 подключены к вхоцам элемента ИЛИ 9.

Второй дешифратор 3 нуля (фиг.2) содержит К-1 элементов ЧЕ 15, К-1 элементов И 16 и элемент ИЛИ 17, выход которого является выходам. О г>

1 13

2G

25 за

40 второго дешифратора 3 нуля, К первых входов этога дешифратора 3 нуля соединены с первыми входами соответственно элемента ИЛИ 17 и элементов

И 16,, выходы которых подключены к остальным входам элемента ИЛИ 17. Вто рые входы второго дешифратора 3 нуля через соответствующие элементы

ИЛИ 1-7 соединены с вторыми входами соответствующих элементов И 16 и с одним из входов каждого элемента И

16 с более высоким номером.

Принцип работы преобразователя пара.-артельного кода в последовательный основан на приблизительном определении формата преобразуемого кода и рассматривается на примере преобразоваHHR двенадцатиразрядного кода. При этом первый дешифратор 2 нуля состоит из четырех групп.

Преобразуемый параллельный код зводится с информационных входов 10 в разряды регистра 1 сдвига, кроме нулевого и тринадцатого разрядов. В нулевой разряд регистра 1 сдвига записывается постоянная логическая единица. Разряды преобразуемого кода и разряды регистра 1 сдвига совмещаются па первому (младшему)разряду.В зависНМосТВ от разрядности преобразуемого кода. на соответствующих выходах первого дешифратора 2 нуля появляются логические единицы. Например, если преобразуемый код 8-и разрядный, то на третьем выходе первого дешифратора

2. нуля обязательно будет логическая единица, а на первом и втором выходах— в зависимости ат структуры преобразуемого кода. При этом на третьем выходе дешифратора 4 также появляется логическая единица, которая поступает на соответствующий вход коммутатора 5 и йа выход 12 устройства подключается выход 10-ro разряда регистра 1 сдвига.. 1ешифратор 4 легче всего реализовать на постоянном запоминающем устройстве (ПЗУ). Информация, заложенная в ПЗУ для данного случая, мажет быть представлена в виде следующей таблицы.

При наличии ненулевой информации на выходах первого дешифратара 2 нуля на выходе второго дешифратара 3 нуля паявляетс.ч логическая единица, которая поступает на вход запуска перваго генератора 6 импульсов. Импульсы максимальной частоты с выхода первого генератора 6 импульсов поступают.

1243098

1. Преобразователь параллельного кода в последовательный, содержащий первый и второй генераторы импульсов, на вход сдвига регистра 1 сдвига дешифратор, коммутатор, первый дешифчерез элемент ИЛИ 9. Сдвиг продолжает- ратор нуля и регистр сдвига, входы ся до тех пор, пока с выхода 10-ro и выходы разрядов которого, кроме нуразряда регистра 1 сдвига через ком- левого и последнего подключены соотР мутатор 5 на счетный вход тригге- 5 ветственно к информационным входам ра 8 не поступает логическая еди- - преобразователя и к входам первого деница (старший разряд преобразуемо- шифРатоРа нуля, установочные входы р го кода). При этом триггер 8 уста- гистра сдвига и дешифратора объединенавливается в единичное состояние. ны и подключены к установочному вхоа вход останова первого генератора 10 дУ преобРазователЯ, выходы дешифРатоимпульсов поступает логический ноль ра соединены с управляющими входами с инверсного выхода триггера 8, а на коммутатрра, выход которого является вход запуска второго генератора 7 выходом преобразователя, входы эаимпульсов поступает логическая еди- пуска-и останова второго генератора ница с прямого. выхода триггера 8., 15 импУльсов объединены соответственно

Зта же логическая единица поступает с первым и вторым управляющими выхона первый управляющий выход 13 (нача- дами преобразоватЕля, о т л и ч а юло формата) и свидетельствует о том, шийся тем, что, с целью повышечто на выходе 12 устройства находится ниЯ быстродействиЯ, в него введены старший разряд преобразуемого кода. 20 орой ДешифРатоР нулЯ, тРиггеР и элеС выхода второго генератора 7 им- мент ИЛИ, входы которого соединены пульсов тактовые импульсы постудают с выходами генераторов импульсов, а на вход сдвига регистра 1 сдвига. выход подключен к входу сдвига регисСдвиг преобразуемого кода в регистре тра сдвига, выходы разрядов которого

1 сдвига продолжается до тех пор, с номерами ЗК+1, где К = 1, 2, 3,..., пока на выходе второго дешифратора 3 соединены с информационными входами нуля не появляется логический ноль, коммутатора, выход которого подключен который поступает на вход останова к счетному входу триггера, установочвторого генератора 7 импульсов. При ный вход которого соединен с устаноэтом отрицательный перепад напряже30 вочным входом преобразователя, прямой ния на выходе второго дешифратора 3 и инверсный выходы триггера подключе-. нуля поступает на второй управляющий ны соответственно к входу запуска втовыход конец формата и свидетельствует Рого и вхоДУ останова пеРвого генерао том, что на выходе 12 устройства торов импульсов, вход запуска первонаходится младший разряд преобразуе- го и вход останова второго генерато мого кода.

З5 ров импульсов объединены и подключены

Второй дешифратор 3 нуля предназ- к выходу второго дешифратора нуля, начен для фиксации нулевой информа- первые входы которого объединены с ции на выходах первого дешифратора 2 входами дешифратора и подключены к нуля в зависимости от состояния выхо- соответствующим выходам первого дешифдов дешифратора 4. Например, если 40 ратора нуля, вторые входы второго на третьем выходе дешифратора 4 при- дешифратора нуля соединены с соответсутствует логическая единица, то вто- ствующими выходами дешифратора, кроме рой дешифратор 3 нуля определяет нуле- старшего. вое состояние только первых трех

2. Преобразователь по и. 1, о т выходов первого дешифратора 2 нуля. 45 л и ч а ю шийся тем, что втоРой

После каждого преобразования необхо- дешифратор нуля выполнен на К вЂ” 1 эледимо подать на установочный вход 11 ментах НЕ, К-1 элементах И и элементе импульс начальной установки. ИЛИ, выход которого является выходом

Таким образом, преобразование второго дешифратора нуля, К первых параллельного кода в последовательный 50 входов второго дешифратора нуля осуществляется без предварительного соединены с первыми входами соответсдвига преобразуемого кода. ственно элемента ИЛИ и элементов И, выходы которых подключены к остальФормула изобретения ным. входам элемента ИЛИ, каждый из

55 вторых входов второго дешифратора нуля через соответствующий элемент HE соединен с одним из остальных входов соответствующего элемента И.

i e4 3093

Входы дешифратора 4

Выходы дешифратора 4

4 (старший выход) 0

0 0

1 0

Х 1

Х Х

Х Х

IT р и м е ч а н и е: Х вЂ” безразличное состояние информации (логическая единица или логический ноль) 1243098

Составитель О.Ревинский

Техред О.Сопко Корректор O.Ëóãîâàÿ

Редактор И.Дербак

Тираж 816 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 3716/55

Производственно-полиграфическое предприятие, r,Óæãoðîä,óë.Ïðoàêòí я, ктная 4