Устройство для сжатия цифровых телевизионных сигналов

Устройство для сжатия цифровых телевизионных сигналов

Иллюстрации

Показать все

Реферат

 

Изобретение является дополнительным к устройству по. основному авт.св. № 1146831. Уменьшаются искажения телевизионного сигнала за счет уменьшения искажений наклонных контуров. Входной сигнал поступает . на блок 1 установки опорного уровня и на блок 2 аналого-цифрового преоб« (Л to 4 оо ел N0

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (5114 Н 04 1 1 7/18

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АBTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (61) 1146831 (21) 3759663/24-09 (22) 04.07.84 (46) 07.07.86.Бюл. Ф 25 (71) Ленинградский институт авиационного приборостроения (72) В.M.Cìèðíîâ и В.Я.Сорин (53) 621.397 (088.8 ) (56) Авторское свидетельство СССР

9 1146831, кл . Н 04 М 7/18, 1985. (54) УСТРОЙСТВО ДЛЯ СЖАТИЯ ЦИФРОВЫХ

ТЕЛЕВИЗИОННЫХ СИГНАЛОВ

„„SU„„1243159 A 2 (57) изобретение является дополнительным к устройству по. основному авт.св. Р 1146831. Уменьшаются искажения телевизионного сигнала за счет уменьшения искажений наклонных контуров. Входной сигнал поступает на блок 1 установки опорного уровня и на блок 2 аналого-цифрового преоб1243l59 разонания. С его выхода семиразрядный параллельный код поступает на суммирующий регистр памяти 1РП ) 7 непосредственно, через элемент за— держки 6 — на строку и на РП 10. Код с суммирующего РП 7 переписывается последовательно в РП 8 и 9. Информация, передаваемая в канал связи че рез коммутатор 4, зависит от результатов сравнения четырех старших разрядов соответствующих отсчетов соответствующих строк в блоках сравнения (БС ) 1! — 14. Элементы j -й строки передаются четными отсчетами информацией об истинных значениях разрядов исходного кода. Элементы (j+1)-й строки передаются через отсчет информацией, зависящей от результатов сравнения в БС 12, на который подаются (i-1)-й и (i+1) é отсчеты j --й строки, в БС 13, на .оторый подаются (i-1)-й отсчет

1-й строки и « -й отсчет (j+1) é строки, в БС 14, на который подаютс.я (i — 1)-й и i-й отсчеты -й строки, в БС 26, на который пода— ются (,i — 1) — и отсчет -й строки и (i-1)-й отсчет (j+2) é строки. Результаты сравнения поступают на соответствующие блоки 20-23 разрешения записи. Дополнительная информация о характере восстановления не= достающих элементов формируется блоком 24 пилот-сигнала. Характер дополнительной информации "011 или

l l 11

1 зависит от результата сравне— ния в БС 14. Введенные элемент задержки 25 (на две строки 1 и БС 26 поз в оляют ис поль з ов ать информацию из предьгдущего цикла работы о четырех старших разрядах (1 в 1) -ro отсчета (+ 2) -й строки. Блок 3 управления обеспечивает синхронную работу блоков устройства. 24 ил.

Изобретение относится к электросвязи, в частности к системам передачи телевизионных изображений, и .может быть использовано также в телеграфии, а именно в устройствах с преобразованием кода внутри передатчика, и является усовершенствованием устройства по авт. св. N - 1146831.

Цель изобретения — уменьшение искажений телевизионного сигнала за счет уменьшения искажений наклонных контуров.

На фиг.1 представлена структурная электрическая схема устройства для сжатия цифровых телевизионных сигналов; на фиг.2 — структурная схема блока аналого-цифрового преобразования; на фиг.3 — структурная схема блока управления; на фиг .4 структурная схема коммутатора; на фиг.5 — структурная схема элемента задержки; на фиг.6 — структурная схема суммирующего регистра памяти; на фиг.7 — структурная схема второго блока сравнения на фиг.8 — структурная схема первого блока сравнения, блока выбора передаваемых сигналов, блока управления памятью; на фиг. 9 — структурная схема блока

I0

25 решения записи; на фиг.13 — струк— турная схема третьего блока разрешения записи; на фиг.14 — структурная схема четвертого блока разрешения записи; на фиг.15 — структурная схема блока пилот-сигнал; на фиг.16 структурная схема дополнительного элемента заггержки; на фиг.17 — характерные искажения наклонных контуров; на фиг.18 — временные диаграммы работы блока унравления; на фиг.19 временные диаграммы работы суммирующего регистра памяти; на фиг.20 — временные диаграммы работы первого блока разрешения записи; на фиг.21 — вре менные диаграммы работы второго блока разрешения записи;на фиг. 2 — временные диаграммы работы третьего блока разрешения записи; на фиг.23 — временные диаграммы работы блока пилот-сигнала, на фиг.24 — временные диаграммы работы четвертого блока разреше,ния записи.

Устройство для сжатия цифровых телевизионных сигналов (фиг.1) со— памяти; на фиг.10 — структурная схема блока памяти младших разрядов; на фиг.11 — структурная схема первого блока разрешения записи; на фиг.12 . структурная схема второго блока раз3 держит блок 1 установки опорного уровня, блок 2 аналого-цифрового преобразования, блок 3 управления, коммутатор 4, формирователь 5 кода синхронизации, элемент 6 задержки, суммирующий регистр 7 памяти, первый регистр 8 памяти, второй регистр 9 памяти, третий регистр 10 памяти, первый блок ll сравнения, второй блок 12 сравнения, третий блок 13 сравнения, четвертый блок 14 сравнения, блок 15 выбора;передаваемых символов, шифратор 16, блок 17 управ ления памятью, блок 18 памяти, блок

19 памяти младших разрядов, первый блок 20 разрешения записи, второй блок 21 разрешения записи, третий блок 22 разрешения записи, четвертый блок 23 разрешения записи, блок

24 пилот-сигнала, дополнительный элемент 25 задержки, дополнительный блок 26 сравнения.

Блок аналого-цифрового преобра— зования (фиг.2) содержит аналогоцифровой преобразователь 27, генератор 28 опорного напряжения, так— товый генератор 29, формирователь 30 коротких импульсов.

Блок управления фиг.3 содержит делитель 31 тактовой частоты, делитель 32 строчной частоты, цифровую линию 33 задержки, элемент И-НЕ 34.

Коммутатор (фиг.4) содержит блок

35 выбора первого разряда кода канала, элементы ИЛИ-HE 37, элемент ИЛИ 38, блок 39 выбора второго разряда кода канала, блок 40 выбора третьего разряда кода канала, блок

41 выбора четвертого разряда када канала, блок 42 памяти кода канала.

Элемент задержки (фиг.5) содержит блок 43 формирования адреса, четырехразрядные счетчики 44-1,44-2, 44 — 3, эпемент 45 памяти, элемент

46- памяти одного разряда.

Суммирующий регистр памяти (фиг.6 l содержит элементы ИЛИ-НЕ 47 и 48, блок 49 разрешения записи, элементы ИЛИ-НЕ 50-1,50-2, элемен— ты 51 памяти, элемент 52-1 памяти одного разряда.

Второй блок сравнения (фиг.7) содержит блок 53 определения запрещенных изменений, блок 54 определе— ния изменений, блок 55 выбора разрешенных изменений.

Блок управления памятью (фиг.8) содержит блоки 56-1...56-8 запрета„ блоки 57-1...57-4 установки младших

1243159

55 разрядов, блоки 58-1...58-6 выбора установки младших разрядов.

Блок памяти (фиг.9) содержит элементы 59-1...59-7 памяти разрядов кода, элементы ИЛИ 60-1,60-2, элементы 61 — 1 и 61-2 памяти, цифровые дифференцирующие цепочки 62-1...

62 — 4, элементы ИЛИ 63 — 1 и 63-2.

Первый блок разрешения записи (фиг.111 содержит элементы ИЛИ 64-1 и 64-2, элементы 65 — 1 и 65 — 2 памяти, элементы 66-1,66-2 и 66-3 совпадения, элементы HE 67-1 и 67-2.

Второй блок разрешения записи (фиг.121 содержит элементы И 68, элемент 69 памяти, блок 70 разрешения.

Третий блок разрешения записи (фиг.13) содержит элементы 71 и 72 совпадения, элементы 73 и 74 памяти, элемент НЕ 75, элементы ИЛИ-НЕ 76 и 77.

Четвертый .блок разрешения запи— си (фиг.! 4) содержит элементы 78-80 совпадения, элементы HE 81 и 82.

Блок пилот-сигнала (фиг.15) содержит элемент ИЛИ/ИПИ-НЕ 83, элементы 84 и 85 памяти, элементы 86 и 87 совпадения, элемент HE 88, элемент ИЛИ 89, элементы ИЛИ вЂ 90 и 91, элемент ИЛИ 92.

Второй элемент задержки (фиг.16) содержит блок 93 формирования адреса, элементы 94 и 95 памяти, элемент

НЕ 96.

Устройство для сжатия цифровых телевизионных сигналов работает следующим образом.

Входной сигнал поступает на аналоговый вход аналого-цифрового преобразователя 27, на который подается также напряжение с выхода генератора

28 опорного напряжения и короткие импульсы с выхода формирователя 30 коротких импульсов .

Блок l установки опорного уровня представляет собой последовательное соединение амплитудного селектора и мультивибратора. Амплитудньп селектор выполнен по типовой схеме, на его вход поступает входной аналоговый телевизионный сигнал, а на выходе имеем смесь синхроимпульсов строчных и кадровых, по переднему фронту которых мультивибратор вырабатывает короткие импульсы, служащие для установки соответствующих блоков и схем в исходное состояние.

1243159

Блок 3 управления содержит делители строчной 32 и тактовой 31 частоты. Делители собраны на Э -триггерах в счетном режиме. Ha R -вход делителя 31 тактовой частоты поступает установочный сигнал с выхода блока 1 установки опорного уровня, этот же сигнал поступает на С-вход делителя

32 строчной частоты. Выходные сигна- 10 лы снимаются с прямых и инверсных выходов триггеров. Одновременно тактовая частота поступает на вход цифровой линии 33 задержки, которая представляет собой последовательное 15 соединение элементов ИЛИ с отводами. установочный выход получается при совпадении на элементе И-НЕ 34 шестого отвода цифровой линии задержки и инверсного выхода делителя

31 тактовой частоты. Коммутатор состоит из блоков выбора разрядов кода канала 35,39,40,41 и блока 42 памяти кода канала. Общий вход двух. входовых элементов ИЛИ 35, 39,40,41 соответствует второму управляющему входу блока 4 коммутации, общий вход трехвходовых элементов ИЛИ 35,39,40, 4! соответствует первому управляющему входу блока 4 коммутации, с. вто — ЗО рым управляющим входом по ИЛИ объединяются разряды с второго входа блока 4 коммутации, с сигналом на первом управляющем входе объеди-: .няются в блоках 35, 39, 40, 41 сигна- 35 лы с четвертого входа блока 4 коммутации. Кроме того, в блоках 35, 39 дополнительно объединены сигналы первого входа блока 4 коммутации, а на схемах 40 и 41 ñèãíàëû ñ òðåòüåão 40 входа блока 4 коммутации. Блок 42 памяти кода канала представляет собой линейку из пяти 2 -триггеров,на

3-входы которых заведены выходы бло— ков выбора разрядов кода каналов 35, 45

39, 40, 1, на пятый триггер сигнал с пятого входа блока 4 коммутации, а на С-входы заведен синхро †сигн синхровхода блока 4 коммутации. Выходы триггеров блока 42 памяти кода 50 канала являются выходами блока 4 коммутации и всего устройства. Фор мирователь 5 кода синхронизации представляет собой мультиплексор, на входе которого задан определен- 55 ный код и который списывается в канал связи при прохождении установочных импульсов с выхода блока 1 установки опорного уровня. Первый элемент 6 задержки собран на элементах памяти объемом 1024 бита по одному на кажлый разряд и блоке 43 формирования адреса. Блок 43 формирования адреса представляет собой десятиразрядный счетчик,последовательное соединение трех четырехразрядных счетчиков, установка в исходное состояние которого производится импульсом с установочного входа элемента 6 задержки, а запуск — с тактового входа. Выходы счетчиков подключены к соответствующим адресным входам элементов памяти. Перевод из pemma записи в режим считывания производится по сигналу с управляк щего входа, который соединен с вхоцом управления элементов памяти.

Суммирующий регис тр 7 (фиг . 61 представляет собой два элемента ИЛИ вЂ” НЕ

47 и 48, блок 49 разрешения записи, и элемент 51 памяти. На общий вход элементов ИЛИ-НЕ подан сигнал с первого управляющего входа суммирующеФ

ro регистра 7 памяти, на два других входа поданы соответственно сигналы второго и третьего управляющих входов. Блок 49 разрешения записи представляет собой семь элементов

ИЛИ вЂ . На общие входы элементов поданы управляющие сигналы с выходов элементов ИЛИ вЂ 4? и 48, а на другие входы информация с соответствующих выходов блока 2 аналого-циф— ровогo преобразования и элемента 6 задержки, выходы схемы 49 разреше-. ния записи поступают в элемент 51 памяти, представляющий собой линейку 1 -триггеров 52-1, по одному на каждый разряд, входным является

У-вход триггеров, на С-вход которых подан синхросигнал с синхровхода.

Первый выход суммирующего регистра

7 памяти соответствует прямым выходам триггеров элемента 51 памяти, а второй выход — инверсным выходам

D-триггеров. Первый 8 и второй 9 регистры памяти представляют собой линейки триггеров по одному на каждый разряд. Запись информации происходит по > -входу при поступлении на синхровход (С-вход триггеров) синхросигналов. Прямые выходы триггеров являются первыми выходами регистров, инверсные выходы — вторыми выходами регистров 8 и 9 памяти. Тре!

243159 тий регистр 10 памяти представляет собой линейку из четырех D -òðèããåров для четырех старших разрядов и элемент ИЛИ, выход которой заведен на С-вход триггеров, а на входы поданы сигналы первого и второго управляющих входов и синхровхода. Выходом третьего регистра 10 памяти являются инверсные выходы триггеров. Первый блок 11 сравнения (фиг.8! представляет собой три элемента ИСКЛЮЧАЮЩЕЕ ИЛИ для трех младших разрядов, на одни входы которых поданы соответствующие младшие разряды с перво- !5 го выхода второго регистра 9 памяти.

Выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ являются выходом блока. Второй, четвертый и пятый блоки сравнения выполнены по одинаковой схеме (фиг.7! 20 и состоят из блока определения изменений 54, определения запрещенных изменений 53 и блока 55 выбора разрешенных изменений. Блок 54 определения изменений представляет соЪой четы- 25 ре элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, которые производят сравнение четырех старших разряцов, поступающих на первый и второй входы блока 12. Блок

53 опрецеления запрещенных изме- 30 нений также состоит из элементов

ИСКЛЮЧАЮЩЕЕ ИЛИ, соответствующие выходы которых объединены по ИЛИ, блок выбора разрешенных изменений состоит из элементов ИЛИ и ИЛИ-НЕ, 55 которые с учетом запретов от блока

53 пропускают информацию о наличии изменений хотя бы в одном из четырех старших разрядов, полученную в блоке 54. Второй выход блоков 12 40 и 14 сравнения является инверсией первого выхода. Третий блок 13 сравнения представляет собой объединение по ИЛИ четырех элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, на входы которых заведены 45 четыре старших разряда с первого и второго входов, Блок 15 выбора передаваемого символа представляет собой два блока запрета- (фиг.8). Наличие изменение символа в более старшем разряде блока 11 запрещает прохождение информации об изменении символа в более младшем разряде в блоке 15. Выходы блока 15 являются инверсией один относительно друго- 55 го. Щифратор 16 представляет собой собственно шифратор и элементы ИЛИ, объединяющие выход и второй вход шифратора 16. Их выход является выходом шифратора 16. Блок 17 управления памятью (фиг.Я! представляет собой восемь блоков 56-1...56-8 запрета, четыре блока 57-1. ° .57-4 установки младших разрядов, шесть блоков 58-1...58-6 выбора установки младших разрядов. Блоки 57-1 и 57-2 установки младших разрядов устанавливают одновременно три младших разряда блока 18 памяти при записи в него информации об истинном состоянии четырех старших разрядов, для этого их выходы подаются соответст— венно на, и 5 -входы триггеров элементов памяти трех младших разрядов блока 18 памяти. Блоки 57 — 3 и 57-4 установки младших разрядов устанавливают два младших разряда блока 18 памяти, для чего их выходы также поданы на Rи S -aõîäû триггеров элементов памяти блока 18 памяти. Для установки младших разрядов лишь от самого старшего из изменившихся разрядов служат блоки 56-1...

56-8 запрета, на один вход которого подаются продифференцированные импульсы с прямых выходов триггеров старших разрядов блока 18 памяти, а на вторые запрещающие входы — с инверсных выходов триггеров блока

18 памяти. Для установки младших разрядов в соответствии с принятым алгоритмом обработки по сигналам от блока 15 выбора передаваемого символа служат блоки 58-1...58-6 выбора установки младших разрядов, объединенные выходы которых соответствуют первому входу блока 17 управления памятью, а на вторые входы подается информация с прямых и инверсных выходов элементов памяти младших раз— рядов блока 18 памяти. Выходы блоков 58-1...58-6 выбора установки младших разрядов также подаются на ! и $ -входы триггеров элементов памяти блока 18 памяти. Блок 18 памяти представляет собой семь, по одному на каждый разряд, элементов памяти 59-1...59-7 (фиг.9). Четыре элемента 59-1...59-4 памяти для старших разрядов собраны по одинаковой r схеме и представляют собой элемент

ИЛИ (на фиг.9 раскрыт один элемент иэ четырех), элемент памяти и цифровые дифференцирующие цепи. Сигнал с установочного входа подается на

1243159

10 ся сигналы с синхровхода, первого и второго управляющих входов, на элемент 64-2 еще подан сигнал с третьего управляющего входа. Выходы элементов И 64-1 и 64-2 подкпючены к -входам триггеров элементов 65-1 и 65-2 памяти, на -входы которых заведен сигнал с установочного входа. Первый блок совпадения пропускает на выход четыре старших разряда с выхода первого блока 20 разрешения записи при совпадении их с сигналом на первом управляющем входе, второй блок совпадения пропускает третий разряд при разрешении на выходе элемента 65-1 памяти и четвертом управляющем входе, третий блок совпадения пропускает три младших разряда при соответствующем состоя40

R -вход триггеров, на которых собраны элементы памяти, на С-вход подан сигнал с синхровхода, на О -вход подается сигнал с вьгхода элемента

ИЛИ, на вход которого заведены сигналы с второго и четвертого входов блока 18 памяти. Выходы элемента памяти подключены к цифровым дифференцирующим цепочкам, выполнены по 1О

v.ëïoâîé схеме. Элементы памяти для младших разрядов 59-5...59-7 отличаются добавлением элементов ИЛИ для третьего разряда, расширяющими возможность установки триггеров эле- 15 ментов памяти в нужное со" òîÿíèå по

К и S -входам. У элементов 59-6 и 59 — 7 памяти отсутствуют цифровые дифференцирующие цепочки. Входным сигналом для них является третий вход блока 18 памяти, Первый выход блока 18 памяти образуют прямые выходы триггеров элементов 59-5,59-6,.

59-7 памяти. Второй выход блока 18 памяти образуют выходы цифровых дифференцирующих цепочек элементов

59-1...59-5 памяти прямые и инверсные входы триггеров элементов 59-5...

59-7 памяти. Блок 19 памяти младших разрядов представляет собой линейку ЗО (фиг.!О) из трех триггеров, на

Т1-входы которых поданы младшие раз.ряды кода с второго выхода первого блока 20. Первый блок 20 разрешения записи представляет собой (фиг.111 З5 два элемента И 64-1, 64-2, два элемента 65-1 и 65-2 памяти, три блока

66-1,66-2,66-3 совпадения и элемент

НЕ 67-1. На оба элемента И подаютнии элемента 65-2 памяти, выходы третьего разряда схем 66-2 и 66-3 объединены и вместе с выходами остальных двух младших разрядов схемы

66-3 являются вторым выходом первого блока 20 разрешения записи. Выход элемента 65-1 памяти является б третьим выходом первого блока 20 . разрежения записи. Второй блок 21 разрежения записи представляюет собой (фиг.12,) элемент И 68, элемент

69 памяти и блок 70 разрешения. На входы элемента И подаются сигналы с второго и третьего блока. Выход элемента И подается на -вход -триггера элемента 68 памяти, на

Р-вход которого подается сигнал с установочного входа. блока. Выход триггера и сигнал первого управляющего. входа является разрешающим сиг-. налом для блока 70 разрешения, который представляет собой четыре схемы

ИЛИ-НЕ,, по одной на каждый разряд, на один вход которых подан сигнал с выхода блока 69, а на другие входы сигнал с первого управляющего входа и входа второго блока 21 разрешения записи,, выходом которого являются выходы элементов ИЛИ-НЕ блока 70 разрешения; Третий блок разрешения записи (фиг.13) представляет собой два блока ?1 и 72 совпадения, два элемента 73 и 74 памяти, элемент НЕ, I два элемента ИЛИ-НЕ. При совпадении на первой 71 или второй 72 схеме сов падения на их выходе получается короткий импульс, который управляет триггером элемента 73 или 74 памяти.

Установка их в исходное состояние производится импульсами с установочного входа, который заведен на

К-вход триггеров. Выходы триггеров элементов 73 и 74 памяти объединены по ИЛИ согласно схеме (фиг.13,I. Четвертый блок 23 разрежения записи

1 (фиг.14) представляет собой два элемента HE 81 и 82 и три блока

78 — 80 совпадения, выходы которых объединены по ИЛИ и являются выходом блока 23. На входы первого блока 78 совпадения поданы сигналы второго и первого входов блока 23, на второй блок 80 совпадения поданы сигналы третьего и проинвертированных сигналов первого и пятого входов, на третий блок совпадения поданы сигналы четвертого, пятого и про1243159

12 инвертированного первого входа блока 23. Блок пилот-сигнала 24 (фиг.15 представляет собой элемент ИЛИ/ИЛИНЕ 83, два элемента 84 и 85 памяти, два элемента ИЛИ-HF 90 и 91, два блока 86 и 87 совпадения, элемент НЕ 88, два элемента ИЛИ 89 и 92. На вход элемента 83 подается сигнал с второго управляющего входа блока 24 пи- 10 лот †сигна, а выходы его прямой и инверсный подаются на D --входы триггеров элементов 84 и 85 памяти, на

С-входы 84 подан сигнал с выхода блока 90, а на С-вход 85 подан объе- 15 диненный по ИЛИ на блок 92 сигнала блоков 90 и 9l. На Ч -входы подан установочный сигнал, выходы элементов 84 и 85 памяти поданы на блоки

86 и 87 совпадения, на вторые входы 20 которых подан сигнал с первого управляющего входа блока 86, проинвертированный сигнал с первого управляющего входа блока 87. Выходы блоков совпадения объединены по ИЛИ на 25 элементе 89. Второй элемент 25 задержки (фиг.16) представляет собой блок 93 формирования адреса, два элемента 94 и 95 памяти, элемент

HE 96. Управление блоком 93 формиро- 30 вания адреса и ее соединения с элементами памяти аналогичное как и у первого элемента 6 задержки (фиг 5).

Элемент 96 управляет режимом "Запись считывание" элементов памяти.

Информация, передаваемая в канал связи, зависит от результатов сравнения четырех старших разрядов соответствующих отсчетов, соответст— вующих строк во втором, третьем и 40 четвертом и пятом блоках 11 — 14 сравнения, и является результатом двумерной обработки исходного цифрового сигнала. Элементы 1 -й строки передаются в. канал связи через четные 45 отсчеты информацией об истинных значениях разрядов исходного кода коммутатора 4, второй вход которого соединен с вторым выходом второго регистра 9 памяти. Элементы (j+1) é строки передаются в канал связи.коммутатором 4 также через отсчет информацией, зависящей от результатов сравнения: во втором блоке 12 сравнения на первый и второй входы кото- 55 рого поданы с вторых выходов второго регистра 9 памяти и суммирующего регистра 7 памяти соответственно четыре старших разряда (j 1)-го и (j+1)-го отсчетов j -ой строки, в третьем блоке 13 сравнения, на пер— вый вход и второй вход которого поданы четыре старших разряда с вторых выходов второго и первого регистров 9 и 8 памяти соответственно (i-1) — го отсчета, -й строки и

1 -го отсчета (j+1)-й строки; в четвертом блоке 14 сравнения на первый и второй входы которого поданы четыре старших разряда с второго выхода второго регистра 9 памяти и выхода третьего регистра 10 памяти соответственно (i-1)-го и i†- ro отсчетов 1 -и строки, а также в до— полнительном блоке 26 сравнения на первый и второй входы которого пода ны четыре старших разряда с второго выхода второго регистра 9 памяти и выхода второго элемента задержки соответственно (i-1) — и отсчет j -й строки и (i-1) -й отсчет (j+2) é строки. Если в результате сравнения (i-1) — го и (i+1) -го отсчетов 1-й строки окажется что хотя бы в од1 ном из старших разрядов есть измеI нения, то в (i-1)-ом отсчете -й строки будет передана информация об истинном состоянии пяти старших разрядов кода. Информация о пятом разряде будет передана вместе с информацией об истинном состоянии четы. рех старших разрядов четвертым блоком 23 разрешения записи, третий вход которого соединен с вторым выходом второго регистра 9 памяти, а выход соединен с третьим входом блока 4 коммутации. В 1 -ом отсчете (j+1) и строки также будет переданаинформация об истинном состоянии пяти разрядов исходного кода. Если пятый блок сравнения имеет на выходе уровень логической единицы, это говорит о том, что между (i-1)-ми отсчетами j-й и ()+2)-й строки нет отличий в четырех старших разрядах.

При этом четыре старших разряда передаются блоком 4 коммутации, четвертый вход которого соединен с выходом второго блока 21 разрешения записи, а пятый разряд будет передан также, как и в предыдущем случае.

При этом восстановление недостающих элементов будет следующим: (i-1)-й отсчет (j+1)-й строки восстанавливается как т -й отсчет 1 -й

1243159

10

Если на выходе второго блока 12 сравнения уровень логического "0" отсутствие изменений в старших разстроки а -й отсчет -й строки та1 кой же как 1 -й отсчет (j+1) -й строки. Если на выходе пятого блока

26 сравнения уровень логического

5 нуля, что говорит о наличии изменений хотя бы в одном иэ четырех старших разрядов соответствующих ,отсчетов, то необходимо дополнитель но провести еще два сравнения: (i-1)-го отсчета 1 -й строки и < — го отсчета (1+1)-й строки в третьем, блоке 13 сравнения и (i-1)-го и

1-го отсчетов J -й строки в четвертом блоке 14 сравнения. Если на вто- 15 ром выходе третьего блока сравнения уровень логического нуля, калнс чие изменения, то и 1-ом отсчете (j+I)-й строки будет передана информация об истинном состоянии четырех старших разрядов исходного кода вторым блоком 21 разрешения записи через блок 4 коммутации и дополнительная информация о характере восстановления недостающих элементов. блоком пилот-сигнал 24, четвертый управляющий вход которого соединен с вторым выходом третьего блока 22 разрешения записи. Характер дополнительной информации "0" или "1" за- 30 висит от результата сравнения в четвертом блоке 14 сравнения. Если между (i-1)-ым и ъ -ым отсчетами

1-й строки есть отличия в старших разрядах, то дополнительная информация "0" говорит о том, что восстановление недостающих элементов будет: (i-l) é отсчет (j+1) é строки и 1 -й отсчет 1 — и строки такие же, как 1 -й отсчет ()+1)-й строки.

Если на выходе четвертого блока сран. нения уровень логического нуля, отсутствие изменений, то дополнитель ная информация "1" говорит об ином характере восстановления недостаю- 45 щих элементов: (1 1) -й отсчет (j+I) -й строки и (i-1)-й отсчет 1 -й строки восстанавливаются как (i-1)-й отсчет -й строки. При этом сигнал с второго выхода третьего блока 22

50 сравнения по четвертому управляющему входу первого блока 20 разрешения записи .запретит передачу информации о о третьем разряде в t -ом отсчете (j+1) и строки.

55 рядах (i-1) — ro и (i+I)-ro отсчетов

J -й строки, то информация, переданная в 1 -ом отсчете, будет зависеть от результатов сравнения н третьем

13 и четвертом 14 блоках сравнения.

Если на первом выходе третьего блока 13 сравнения уровень логического

"0" — отсутствие изменений, то в.

1 -ом отсчете (j+1) -й строки будет передана информация об истинном состоянии трех следующих по старшинству разрядон (i-1)-ro отсчета 1 -й строки с выхода блока 19 памяти младших разрядов по третьему входу блока 4 коммутации, и информация об изменеt ниях символов младших разрядов 1 -го отсчета (+1)-й строки относительно (i 1)-го отсчета 1 -й строки также блоком 4 коммутации, первый вход которого соединен с выходом шифра— тора 16. При этом сигналы с выхода третьего блока 22 разрешения записи и третьего выхода первого блока

21 разрешения записи разрешат через четвертьпл блок 23 разрешения записи, с которым они соединены (соответственно первый и пятый входы ), запись младшего разряда с ныхода блока 19 памяти младших разрядов в память блока 4 коммутации в (i-1) -ом и j -ом отсчетах. Если в четырех старших разрядах (i-1)-го и (i+I)-ro отсчетон 1 -ой строки нет изменений,а в результате сравнения н третьем блоке 13 сравнения (i-1)-го, В отсчета 1 -й строки и 1-го отсчета (j+ I)-ой строки есть отличия то переданная информация зависит от ре зультата сравнения (i-1)-ro и 1--ro отсчетов. 1 -1л строки в четвертом блоке 14 сравнения. Если на выходе четвертого блока 14 сравнения уро- вень логической единицы, что говорит о наличии изменений в старших разрядах, то н 1 -ом отсчете в канал связи будет передана информация об истинном состоянии четырех старших разрядов 1 -ro отсчета (j+1)-ой строки: с вьгхода второго блока 21 разрешения записи и блок 24 пилот-сигнала выра. ботает дополнительную комбинацию "10", которая будет передана в канал связи блоком 4 коммутации через четвертый блок 23 разрешения записи. Во всех случаях восстановление недостающих элементов будет: (1-!)-й отсчет (j+I)-й стро1243159

16

15 ки, такой же как (i-1)-й отсчет

)-й строки, а 1 -й отсчет 1-й строки такой же как 1 -й отсчет (j+1) é строки. Если на выходе четвертого блока 14 сравнения уровень логического нуля (1тсутствие изменений), то

4 .в -ом отсчете в канале связи будет передана информация об истинном состоянии четырех старших разрядов 10

1-ro отсчета и блок 24 пилот-сигнала выработает кодовую комбинацию "01", первый бит которой будет передан в (i-1)-ом .отсчете 1 -й строки, а второй — в 1 -ом отсчете (j+1)-й строки. 15

Восстановление недостающих элементов на приемной стороне: (i-1)-й отсчет (j+1) и строки будет восстановлен как a — и отсчет ()+1)-й строки, а .

1 -й отсчет 1-й строки — как (i-1)-й 20 отсчет 1 -й строки.

В результате, когда входной аналоговый сигнал поступает на входы блока 1 установки опорного уровня и

25 блока 2 аналого-цифрового преобразования, селектор блока 1 установки опорного уровня выделяет из аналогового сигнала синхросмесь, а соединенный последовательно с селектором

30 мультивибратор вырабатывает по переднему фронту синхроимпульсов положительные импульсы, которые. служат для установки всего устройства в исходное состояние. Для этого установочные импульсы подаются на К -входы триггеров элементов памяти блока

18 памяти, на установочные входы счетчиков схем формирования адреса элементов 6 и 25 задержки, R -вход триггера делителя тактовой частоты блока 3 управления и на С-вход триг— гера делителя строчной частоты для получения полустрочной частоты (фиг.3) . Одновременно этот же им-. пульс подается на вход формировате- 45 ля 5 кода синхронизации. За время этого импульса формирователь кода синхронизации вырабатывает специальные кодовые посылки, которые обозначают начало строки. В канал эти посыл 0 ки передаются блоком 4 коммутации через шифратор 16. Аналого-цифровой преобразователь блока 2 аналогоцифрового преобразования (фиг.2) преобразует входной аналоговый сигнал в цифровую форму. Семиразрядный параллельный код поступает на выход блока 2 аналого-цифрового преобразования с тактовой частотой, определяемой по теореме Котельникова в зависимости от верхней граничной частоты преобразуемого сигнала.

Тактовая частота, поступающая на тактовый вход блока, служит для запуска счетчиков адреса схемы формирователя адреса элементов задержки

6, 25 и для получения полутактовой частоты в блоке 3 управления (фиг.18).

Элемент 6 задержки записывает информацию о состояниях разрядов с выхода блока аналого-цифрового преобразования 2 во время отрицательной полуволны полустрочной частоты на управляющем входе элемента 6 задержки г (иг.5) и разрешает считывать информацию во время положительной полу-. волны. Таким образом на входах суммирующего регистра 7 памяти (фиг.6) мы одновременно имеем информацию о (1+1)-ой строке из элемента 6 задержки и информацию о 1 -ой строки с выхода блока 2 аналого-цифрового преобразования. Управляющие сигналы на первом, втором и третьем управляющих входах позволяются посредством схем разрешения записи блока записать в элементы памяти четные отсчеты — ой строки и нечетные отсчеJ. ты (+1)-ой строки (фиг.19). Одновременно комбинация на первом и втором управляющих входах третьего регистра 10 памяти позволит записать в него информацию о четырех старших разрядах нечетных отсчетов 1-ой строки. Синхронизация записи во все регистры памяти, как и синхрониза-. ция работы всего устройства в целом осуществляется импульсами синхронизации с первого, второго, третьего, четвертого и пятого синхровыходов (фиг.18) блока 3 управления .Установочный выход блока 3 управления служит для установки в исходное состояние элементов памяти первого 20, второго 21 и третьего 22 блоков разрешения записи и блока 24 пилотсигнала. Информация с выхода суммирующего регистра 7 памяти переписывается последовательно в первый 8 и второй 9 регистры памяти. Таким образом одновременно имеется информация о (i-1)-ом отсчете j -й строки (второй регистр 9 памяти), 1 -ом отсчете (1+1)-й строки (первый регистр 8 памяти), (i+1)-ом отсчете!

1243)59

)-й строки (суммирующий регистр 7 памяти ), четыре старших разрядах

1 -го отсчета 1 — ой строки (третий регистр 10 памяти). При этом во вто- ром элементе 25 задержки хранится информация из предыдущего цикла работы о четырех старших разрядах (i-1)-ro отсчета (j+2) é строки.

Задержку на время, равное длитель— ности двух строк, позволяют осуществить два (фиг.)6) элемента 94 и 95 памяти.

Дальнейшая работа устройства зависит от результатов сравнения во в ropoM 12, третьем 13, четвертом 14 и дополнительном 26 блоках сравне— ния.

Если на нервом выходе блока 12

20 сравнения, на первый и второй входы которого поданы четыре старших разряда с вторых выходов соответственно суммирующего регистра 7 памяти и второго регистра 9 памяти, уровень логического "0", что говорит о наличии изменений хотя бы в одном из старших разрядов, а на выходе пятого блока 26 сравнения, на входы которого поданы четыре старших разряда с

30 выхода второго элемента задержки 25 и второго выхода второго регистра 9 памяти соответственно (i-1)-е отсчеты (j+2) îé и 1 -й строк, уровень .логической единицы (отсутствие изменений ), то первый блок,20 разрешения записи (фиг.)1) через блоки

66-1 и 66-2 совпадения (фиг. 20) запишет в блок 18 памяти информацию об истинном состоянии пяти разрядов исходного кода. При этом остав-@1 шиеся два младших разряда будут установлены в состояние в соответствии с принятым алгоритмом по кольцу обратной связи:второй выход блока 18 памяти — второй вход блока )7 управления памятью — блок )8 памяти.

Установку двух младших разрядов будут производить блоки установки младших разрядов (фиг.8}.Блоки

56-1,...,56-8 запрета выбира- 50 ют самый старший из разрядов, в котором произошло изменение при записи истинного состояния пяти разрядов кода, а выходы блоков 57 — 3 и 57-4 установки млад-55 ших разрядов. заведены на Р и, -входы триггеров элементов памяти (фиг.9) через элементы ИЛИ таким образом, что при изменении состояния старшего иэ изменившихся разрядов

0 -+ 1, младшие разряды устанавливаются в "0 и наоборот. Одновременно в канал связи посредством четвертого блока 23 (фиг.)4) разрешения записи, на третий вход которого заведена информация о третьем разря.— де и на пятый вход которого заведена информация с элемента 65-1 памяти первого блока 20 разрешения записи, с второго выхода второго регистра 9 памяти будет также передана информация об истинном состоянии пяти разрядов кода. Поскольку данный результат сравнения во втором блоке 12 сравненйя запоминается на элементе

65 — 1 памяти в первом блоке 20 разрешения, записи на два отсчета, то в следующем отсчете характер работы устройства сохраняется. При этом следует уч:сть,, что при сравнении четырех старших разрядов во втором блоке 12 сравнения, как и в четвертом 14 и пятом 26 блоках сравнения, сравнение происходит с учетом запрещенных изменений. Запрещенные изменения определяются блоком 53 (фиг.77 блока 12. В качестве запрещенных считаются изменения символов старших разрядов между двумя отсчетами следующего вида:

1000-0111, 0111 -1000, 0)00-0011, 0011 — 0100, 1100-1011, 1011-1100, 0010-000) 0001 -0010, 0110-0101

0101-0110, 1010-1001, 1001 †10, 1110-110), 1101 -1110 и все изменения младшего из четырех старших разрядов.

Если на выходе пятого блока 26 сравнения уровень логического нуля (наличие изменений1, то информация, переданная в -ом отсчете (j+I) é строки будет зависеть от результата сравнения {i-1)-го отсчета

) -й строки и 1 -ro отсчета (j+1) -й строки, которое производится третьим бпоком 14 сравнения. Если в этих отсчетах есть изменения хотя бы в одном из старших разрядов, то в

i-ом отсчете ) -й строки будет передана информация об истинном состоянии четырех старших разрядов вторым блоком 21 разрешения записи (фиг.21).

Пятый бит этой кодовой посылки будет занят на передачу дополнительной информации, зависящей от результата

1243159

19 сравнения в (i-1)-ом и -ом отсче— тах -й строки. Для этого в третьем блоке 22 разрешения записи (фиг.13) произойдет совпадение сигналов и сработает элемент 74 памяти. Сигнал с второго выхода этого блока запретит переда