Кодер кода 3в2 @
Патент 1244803
Авторы
Классы МПК
Кодер кода 3в2 @
Иллюстрации
Реферат
Изобретение относится к электросвязи . Повышается помехозащищенность.. Устройство содержит последовательный регистр (Р) I, формирователь синхросигнала кодовых групп 2, параллельный РЗ, формирователь синхросигнала линейных посылок 4, блок сдвига 5, преобразователь основания кода 6, блок памяти 7, блок контроля (ЛК)8 цифровой суммы на границах кодовых групп, бло.к счетчиков (ЕС) 9 цифровой в кодовой группе , блок стробирования 10 и сумматор 11j В устройстве осуществляется преобразование двоичного основания счисления в четвертичное в соответствии с табл.1. Табл.1 позволяет построить . устройство, сигнал на выходе которого является балансным, т.е. имеет ограниченную цифровз сумму на границах кодовых групп. Цель достигается введением Р 1 и 3,- блока сдвига 5, блока памяти 7, БК 8, БС 9 и блока стробирования .10. Приведены табл.истинности , в соответствии с которыми выполнены преобразователь 6, БС 9 и БК 8. 2 ил, 22 табл. W X) 9
09) И11
СОЮЗ СОВЕТСНИХ
СОЦ14АЛИСТИЧЕСНИХ
РЕСПУБЛИК (gg 4 Н 04 L 5/00
ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР
ПО ДЕЛАМ ИЗОбРЕТЕНИЙ И ОТНРЫТИЙ
ОПИСАНИЕ ИЗОБРЕТЕНИЯ и : 1
К АВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ (21) 3827227/24-09 (22) 18,!2,84 (46) 15.07,86, Бюл. В 26 (72) И,М. Котиков и Б.Ш,Кордонский (53) 621.394.14 (088.8) (56) Левин Л.С., Плоткин Х,А. Цифровые системы передачи информации, М.:
Радио и связь, 1982, с.192, 195.
Авторское свидетельство СССР
В 688082, кл.. Н 04 1 S/00, 1976 (54) КОДЕР КОДА ЗВ2Я. (57) Изобретение относится к злектросвязи. Повыиается помехозащищенность.
Устройство содержит последовательный регистр (Р) i формирователь синхррсигнала кодовых групп 2, параллельный Р3, формирователь синхросигнала линейных посылок 4, блок сдвига 5, .преобразователь основания кода 6, блок памяти 7, блок контроля (ВК)8 цифровой суммы на границах кодовьк групп, блок счетчиков (БС) 9 цифровой су1чмы в кодовой группе, блок стробирования 10 и сумматор ll„. В устройстве осуществляется преобразование двоичного основания счисления в четвертичное в соответствии с табл,l. Табл..1 позволяет построить .. устройство, сигнал на выходе которого является балансным, т.-е. имеет ограниченную цифровую сумму на границах кодовых групп. Цель достигается введением P 1 и 3,. блока сдвига 5, блока памяти 7, БК 8, БС 9 и блока стро- бировання 10. Приведены табл, истинности, в соответствии с которыми выполнены преобразователь 6, БС 9 и
БК 8. 2 ил, 22 табл. С:
)244803
Двоичная
Четвертичные группы группа
ЦС = -2 IIC = 0 ЦС = +2
12 (О) 1.2 (О) 000
О О 1
12 (О) 30 (О) 02 (-2) 02 (-2)
1 1 (-2) 1 1 (-2) 32 (+4) О 1 1
23 (+4) 20 (--2) 20 (-2)
)3 (+2) 13 (+2) 03 (О) О 1 О
110
) 1 1
2) (О) 21 (0) 21 (0) 31 (+2) 31 (+2) 10 (-4) 101
100
22 (+2) 22 (+2) 01 (-4) Изобретение относится к электросвязи и может быть использовано в цифровых системах передачи с различными передающими средами, Цель изобретения — повышение поме- 5 хоэащищенности, На фиг.1 представлена структурная электрическая схема кодера кода ЗВ2® на фиг,2 — временные диаграммы, поясняющие его работу.
Кодер кода ЗВ2Я содержит последовательный регистр 1, формирователь 2 синхросигнала кодовых групп, паралВ табл,1 рядом с каждой четверичной кодовой группой указано зна" чение цифровой суммы (ЦС) в данной группе, вычисляемое как алгебраическая сумма амплитуд импульсов в кодовой группе при условии, что символам 0,1,2, 3 кода поставлено в соответствие нормированное напряжение
-3, -1, +1, +3 (фиг.2т).
Над каждой из трех колонок кодовых групп указано значение IIC на границе кодовых групп к моменту поступления следующей двоичной группы: так, нап" ример, если IIC= -2 и поступает двоичная группа 011, то она кодируется группой 32 из левой колонки, что соответствует формированию двух импульсов с амплитудами +3 и +1 и цифровой суммой в кодовой группе +4, Эта сумма (+4) складывается с предыдущим значением на границе кодовых групп (-2) . Результат (+2) говорит о том, лельный регистр 3, формирователь 4 синхросигнала линейных посылок, блок
5 сдвига, преобразователь 6 основания кода,,блок 7 памяти, блок 8 контроля цифровой суммы на границах кодовых групп, блок 9 счетчиков цифровой суммы в кодовой группе, блок 10 стробирования, сумматор 11.
Кодер кода ЗВ2Я работает следующим образом.
Преобразование двоичного основания счисления в четверичное осуще- ствляется в соответствии с табл,1, 1
Таблица 1
1 что следующая двоичная группа например 010, кодируется группой из правой колонки с ЦС = +2, т.е. группой
20 с амплитудами +1 и -3 и ЦС в группе равной -2. Складывая данное значение (-2) с предыдущим значением UC на границе кодовых групп (+2), выясняем, что следующая двоичная группа кодируется группой из средней колонки алфавита с ЦС = 0 и т.д, Таким образом, табл,l преобразования двоичного основания счисления в четверичное позволяет построить кодер кода 3B2Q, 5б сигнал на выходе которого является балансным (т.е. имеет ограниченную
ЦС на границах кодовых групп), -Рассмотрим работу кодера кода
ЗВ2Я на примере преобразования двоич55 ной группы 001 (фиг.2).
Двоичный тактовый сигнал, поступающий с входа двоичного тактового сигнала (фиг.2е), проходя через ин3 12448 .вертирующий вход последовательного регистра I (фиг.2б), записывает в него (фиг,2 в,г,д) двоичный сигнал (фиг.2а), поступающий с входа двоичного сигнала. Кодовый синхросигнал (фиг.2з) с второго выхода формирователя 2 синхросигнала кодовых групп осуществляет запись первого 1, второго 2 и третьего 3 импульсов (фиг .2в,г,д) с выходов последователь-10 ного регистра 1 в параллельный ре гистр 3 (фиг,2к), а также предыдущее значение цифровой суммы с выходов (фиг.2р) блока 8 контроля цифровой суммы иа границах кодовых групп— в блок 7 памяти (фиг,2л). Для рассматриваемого случая кодирования двоичной группы 001 произвольно принято, что предыдущая ЦС = О, что соответствует сочетанию сигналов 010 gp на выходах блока 8 контроля цифровой суммы на границах кодовых групп (фиг.2р) и на выходах блока 7 памяти (фиг.2л). В инверсном кодовом синхросигнале (фиг.2ж), поступающем с первого. выхода формирователя. 2 кодового синхросигнала на первый вход преобразователя 6 основания кода, (О) соответствует первому импульсу, а (1 ) — второму импульсу в кодовой группе на выходах преобразователя 6 основания кода (фиг.2м), причем первый выход соответствует символу (О), второй выход — символу (1), третий выход — символу (2) четвертый выЭ
35 ход — символу (3) четверичного основания кода.Как следует из табл.1, двоичная группа 001 при ЦС = О кодируется группой 02, что отражено наличием первого импульса (О) на пер- 40 вом выходе, второго импульса (2) на, третьем выходе (фиг.2и) преобразователя 6 основания кода.
Последовательный регистр 1 и па раллельный регистр 3 могут быть выполнены в виде тактируемых регистров сдвига на D-триггерах. Формирователь
2 синхросигнала кодовых групп и формирователь 4 синхросигнала линейных посылок представляют собой делитель на три и умножитель на два соответственно. Блок 5 сдвига может быть выполнен на 0-триггере. Блок 10 стробирования может быть выполнен на четырех B-триггерах, тактовые входы которых подключены к первому входу блока 10 стробирования, а информационные — к остальным входам. Сумматор 11 может быть реализован с помощью пассивных делителей на резисторах, входы которых подключены к
Для устранения состязаний и получения квантованного по времени линейного сигнала импульсы с выходов (фиг,2м) преобразователя 6 основания кода переписываются в блоке 10 стробирования инверсным синхросигналом линейных посылок (фиг.2н) с второго выхода формирователя 4 синхросигна.ла линейных посылок. Полученные на выходах блока 10 стробирования сигна- . лы (фиг,2с) суммируются с соответствующим весом в сумматоре 11 (уиг.2т).55
Кодовой группе 02 соответствуют сиг-: налы с нормированными амплитудами
-3 + 1 (фиг,2т), 03 4
Сигналы с выходов преобразователя
6 основания кода (фиг.2м) поступают также на соответствующие входы блока
9 счетчиков цифровой суммы в кодовой группе, на первый вход которого подается сигнал с первого выхода. формирователя 4 синхросигнала линейных посылок (фиг,2и), а на второй вход — с выхода блока 5 сдвига (фиг.2о), Ъ
Импульсы на выходах блока 9 счетчика цифровой суммы в кодовой группе (фиг.2п) соответствуют пяти значениям цифровой суммы в группе -4, -2, О, +2, +4. Так, группа 02, согласно табл.1, имеет ЦС = -2, что отражено наличием импульса на втором выходе (фиг.2п) блока 9 счетчиков цифровой суммы в кодовой группе.
В блоке 8 контроля цифровой суммы . на границах кодовых групп значение
ЦС в кодовой группе (-2) (фиг.2n) складывается с предыдущим значением
ЦС = О (фиг.2л)(сочетание сигналов
010 на выходах блока 7 памяти), а результат (ЦС = -2 ) с выходов блока 8 контроля цифровой суммы на границах кодовых групп (фиг.2р) переписывается кодовым синхросигналом (фиг.2з) на выходе (фиг.2л) блока 4 памяти (сочетание сигналов 100 на выходах блока 7 памяти), К этому моменту на выходах преобразователя 6 основания кода(фиг.2к) присутствует записанная в параллельном виде следующая двоичная грунпа 010 (фиг.2а), кодируемая при ЦС = -2 в соответствии с табл,1 группой 23 (фиг.2т), преобразуемой на выходе сумматора 11 в импульсы с амплитудами. +2, +3 и т.д.
1244803 с таблицей истинности, полученной из таблицы преобразования двоичной системы счисления в четвертичную (табл. 1 ) и приведенной в табл.
Таблица 2
ЦС-2 0 +2 (О) (1) (2) (3) 1 2 3 4
А В С Е F G D
1 0 0 0 0 1 0
1 0 0 0 0 1 1
1 1 0 0 0 1 1
1 1 0 0 0 1 0
0 1 0 0 0 1 0
0 1 .0 0 0 1 1
0 0 0 0 0 1
0 0 0 0 0 1 0
0 1 0 0
l 0 0 0
0 1 0 0
0 1 0 0 0 0 1 0
1 0 0
0 1 0 .1
1 0 - 0
1 1 0 0 1 0 1
1 1 0 0 1 0 0
0 1 0 0 1 0 0
0 1 0 0 1 . 0 1
0 0 0 0 1 0 1
0 1 0 0
0 0 0 0 1 0 0
1 0 0 1 0 0 0 ! 0 0 1 0 0 1 .1 1 0 1 0 0 1
1 1 0 1 0 0 0
0 1 0 1 0 0 0
0 1 0 1 .0 0 1
0 0 1 0
0 0 0 !
0 0 0 1
0 0 0 1 . 0 0 1 соответствующим входаи сумматора ll а выходы через диоды к выходу сумматора 11.
Преобразователь 6 основания кода должен быть выполнен в соответствии
1 0 0 0
0 1 0 0
0 0 1 0
1 0 0 0
0 0 1 0
0 0 0
0 0 1 0
0 1 0 0
0 0 1 0
1 0 0 0
0 1 0 0
0 0 1 0
0 0 0 1
0 0 1 0
0 1 0 0
1244803
Продолжение табл. 2
IIC-2 О +2 (О) (1) (2) (3) А В С Е F G D 1 2 3 4
О 1 О О
0 О 1 О
О О 1 О
ОО Ог
О О О 1
О 1 О О ,О. 1 О О
О О 1 О
О 1
1 1
1. 1
О О
1 1 1 О О
1 0 1 О О
1 О О О
О 1 О О
О О О 1 О О О
О . О 1 1 О О О
О О 1 1 О О 1
О 1 1 1 О О О
1 1 I 1 О О О
1 1 1 1 О О 1
1 О 1 1 О О 1
1 О 1, 1 О О О
О О 1 О 1 О О
О О 1 О 1 О 1
О 1 О 1 О 1
О 1 1 О 1 О О
1 1 1 О 1 О. О
1 . 1 1 О 1 О 1
1 О О 1 О 1
1 О 1 О 1 О .О
О О 1 О О 1 О
О 0 1 1 О 1 !
О 1 1 О О 1 1
О 1 1 О О 1 О
1 1 1 О О 1 О
1 О 1 О .О 1 О
О О 1 О
О О 1 О
О 1 О О.
1 О О О
О О О 1
О 1 - О О
О 1 О .О
О 0 1 0
О О. 1 О
О О 1: О
О 1 О О
1 О О О
О О О 1
4803 .
Продолжение табл.3
О О
О -2
Таблица 3
G ЦС
1 +2
Таблица 4
Таблица истинности дешифратора символов "О"
Х Х4 Х Хь Хт Х
Хл
ЕРСП 000 001
010 011
0 1
О О
100 101
1 О
0 ) 110 ill
1 О
0010 О
0011
О О
О
0100 О
0101 1
1000 О
1001 О
О
О
0 0 О
0 О . 0
О О О
GD GD
О
ED
Таблица 5
Таблица истинности дешифратора символов "1"
Х Х, Х Х„Х х„х, х, АВС
EFGD 000 001 010 01) 100 101 110 111
О
0010 1
0011, О
О
0100 1
9
124
В табл.2 А, В и Э вЂ” 3 символа исходной двоичной последовательности, записываемых в последовательный регистр 1 и хранящиеся на выходах параллельного регистра 3 в течение кодового интервала; С " кодовый сигнал, поступающий на первый вход преобразователя 6 основания кода; Е, F и G — - сигналы на выходах блока 7 памяти.
В табл.3 приведены разрешенные сочетания сигналов EFG и.соответствующие этим сочетаниям значения цифровой суммы на границах кодовых групп, Последние 4 столбца табл,2 соответствуют четырем выходным сигналам преобразователя основания счисления
1О кода 8 (символы (О), (1), (2) и (3) .
В соответствии с табл.2, преобразователь 6 основания кода 8 может быть выполнен в виде четырех дешифраторов на во ьмиканальных мультиl5 плексорах типа КП7, адресными входа-. ми которых являются сигналы А,.В и С, а на информационные входы поступают сигналы в соответствии с табл,4 — 7, полученными из табл,2 для входных символов (О), (1), (2) и (3).
> 244803
1-1родолжение табл. 5
1 0 1
0101 0
1000 1
0 - 0
0 0 1
1 . I 0 1
0 0
lOOI 0
GD GD II D и
Таблица 6
Н 11
Таблица истинности дешифратора символов 2
Х Х Хр Х у Х Х хл
АВС
EEGD 000 001 010 Ol l 100 101
110 111
0 0
1 0
0 0
0
0
0101
0
0 0
0 0
II II D
ED D
И-НЕ
Таблица 7
ll Ф!
Таблица истинности дешифратора символов 3
Х . Х Х4. Ху Х . Хт Х
Хл
ABC
EFG0 000 001 010 Oll
100 101
0010 0 0 0 0
0
0 0 0
0 0 0
0 0
1000 0 0
1001 I 0
0 0
1 р
III IV
ED ED
0010 0
0011 0
0100 0
1000 0
1001 0
0011 0
0100 0
0101 0
0 0
1 0
0 . 0 .
1 0
110 113
0 1
0 0
0 1
1244803
Таблица 10
EF
GD 00 O l!
О l1
00 Х
0l Х
10 О
О
Х
Х
11 О
Х
20
Таблица 8
Таблица 11
Х„
Х„ Х Х, EF
GD 00 01 EF
СП ОО Ol
10 11
01 Х
10 О
О
Х
00 Х О
01" Х 1
Х
Х
10 О
ll 1
35 Х
ll О
Х
Таблица 12
Таблица 9
EF
CD OO
EF
GD 00
00 Х
0l X
lO О
l0
10
50 00
01
Х.О
О
10
Х
SS
Х
Х
13
В табл.4 — 7 Х вЂ” Х вЂ” информационные входы мультиплексоров типа
КП7, а под таблицами приведены логические функции, которые должны поступать на соответствующие информа- 5 ционные входы, Например, на вход Ха мультиплексора типа КП7 дешифратора символов О (табл,4) должна поступать логическая функция И сигналов С и D .. (черта над D означает инверсию),,Осо- 10 бо следует отметить логические функции, обозначенные в табл.4 — 7 цифрами I, II, III, 1V и V,líå реализуемые простыми логическими устройствами, Они могут быть реализованы на 15 мультиплексорах типа КП2 в соответствии с табл. 8 — 12, построенными на основании табл,4 — 7. Крестиками в табл ° 8 — 12 отмечены безразличные состояния.
Таблица истинности дешифратора, реализующего функцию I
Х4 Х, Х, Х
Таблица истинности дешифратора, реализующего функцию II
Х, Х, Х, Х, .Таблица истинности дешифратора, реализующего функцию III ю
Х„Х, ХЬ Х4
Таблица истинности дешифратора, реализующего функцию 1Ч
Таблица истинности дешифратора, реализующего функцию V
Х„Х Х, Х
16
1244803 отражает появление группы 30, преобразуемой в импульсы с амплитудами +3, -3 с цифровой суммой в группе, равной нулю (наличие импульса на выходе блока счетчика цифровой суммы в кодовой группе ll табл.13). В соответствии с табл.13, блок 9 счетчиков цифровой суммы в кодовой группе может быть выполнен в виде дешифратора на пяти мультиплексорах тина КП7, таблицы истинности которых приведены в табл.14 - 18, „1аблица цифровой
Таблица истинности блока счетчиков суммы в кодовой группе
Первый символ Второй символ Ь 5 1 2 1 4 0 8
+1 . +3
+3 -3 -1
-3 -1 +1
Ф
3 О
1 1
0 I 2
О О О
1 2 3
О О О
О О
О О О 1 О О О
О 1 О
1 О
О О
1 О О
О О 1 О
1 О
О О 1 О О О О )
О 1 О О I .О О О
О О О О
1 О
О О О
О 1 О О О ) О О
О 1 О О О О I О
О I О О О О О 1
О О О
1 О 0
О О 1
О О
) . О б
1 О О
О 1 0
О О 1
О О
0 О
1 О
Блок 9 счетчиков цифровой суммы в кодовой группе должен быть выполнен в соответствии с табл.!3, полученной из таблицы преобразования двоичной системы счисления в четверичную 5 (табл.l). Символам кода О, 1, 2, 3 ставятся в соответствие сигналы с нормированнои амплитудой -3, «1, +1, +3, что отражено в табл.l3. При подсчете цифровой суммы в кодовой груп- пе берется алгебраическая сумма амп литуд первого и второго символов.
Например, первая строка в табл.13
О О О 1 О
О 0 1 О 1 О
О О 1 О О
О О 1 О О О
1 0 О О О
-4 -2 О +2 +4
О О 1 О О
О О О О )
О I О О О
О О О ) О
О 1 О О О
О О 1 О О
О О О 1 О
О 1 . О . О О
18
1244803 блица 14 подсчитыТ а
Таблица истинности мультиплексора, вающего цифровую сумму (-4) Х„Х, Х, Х
Хр Х6 Хт Х8
110 111
100 101
001 010 01 1 У У УВ000
У2 2 В 222
11000 0
Х Х . Х Х Х
10!00 0 Х X Х X Х
Х
10010 0 X Х Х
Х Х
01000 Х 0 l Х Х Х
00100 Х 0 0 X 1 Х
Х 0 0 Х 0 X
00100
0 X
0 0
l y
00001
Х Х0 Х Х ХУ ХЬ Xz X
001 010 011 100 101 110 ill
7 У 7 000
7 2 У б 8
0 Х Х Х, X Х
0 Х Х Х Х Х
0 Х Х Х Х Х
Х 1 0 Х Х Х
Х 0 1 Х 0 Х
Х 0 0 Х 1 X
X 0 0 Х . 0 Х
11000
10100
10010
О!000
00010
00001
Таблица
Таблица истинности мультиплексора, подсчитывающего цифровую сумму (2) !
1244803
Таблица 16
Таблица истинности мультиплексора, подсчитывающего цифровую сумму (О) Х8 х, Х, Х Хз Х Х Хь..Т!У 7 000001010011100101
2 Ф б В
110 11000 .. 1 Х Х Х Х Х
10100 0 Х Х . Х Х Х
10010 0 Х Х Х Х Х
Х
01000 Х 0 0 Х Х Х
00100 Х 1 0 Х 0 Х.Х
00010 Х 0 1 Х 0 Х
0000!. Х 0 0 Х 1 Х 1ф ф б
Таблица 17
Таблица истинности мультиплексора, подсчитывающего цифровую сумму (+2) Х8
Х К Ха Х Х Хе Хт
Х Х
Х Х Х
11000 0
10100 1 Х Х Х Х Х
Х
10010 0 Х Х Х Х Х
Х Х
Х Ю Х
0)000 Х 0 . 0
Х с
00010 Х 1 0 .Х 0 Х
Х 0 Х Х
00001
Х 0 1 å "8
Ь 5000 Ъ 2 g 6 Э
001 010 Ol l 100 101 110 111
21 1244803
22
Таблица 18
Таблица истинности мультиплексора, подсчитывающего цифровую сумму (+4)
Х„Х2 хз х4, Хв х, Х хв 1-3 оооо 001 010 Oll 100 101 110 ,"у а YA Ys Ya
1!000 0 Х Х Х" Х Х Х
Х Х Х Х
Х Х Х Х
10100 0 Х Х
10010 1 Х Х
О!000 Х 0 0
Х
Х Х Х Х
Х
00100 Х 0 .0 . Х 0 Х Х
00010 Х 0 0 Х 0 Х Х
Х 1 0 Х 0 Х Х 6,ф
00001 выполнен в соответствии с табл,l9, полученной ив таблицы преобразования двоичной системы счисления в четверичную (табл,1), Таблица 19
Таблица истинности блока контроля цифровой суммы на .гранйцах кодовых групп
-2 0 +2 (-4) (-2) (О) (+2) (14) .-2 О +2
Е: F G
Е» Е F G
Е! Z< Z>, 0 0
0 1
1 0 0
0 0
0 0 0
0 1
0 0 1 0 0 . 0 0 1
0 1 0 0
0 0
1 0
0 0 1 0 0 0 1 0
1 0 0 1 0
0 0 . 0
0 0 1 0 0 1 0 0
0 0
0 0 0 0 0 0
0 1 0
0 0 1
1 0 1 0 0! 1 0 0
В табл.14 - 18 Х - Х вЂ” информа" ционные входы мультиплексоров типа
КП7, а Yy Y@ 7у - адресные входы.
Блок 8 контроля цифровой суммы на границах кодовых групп должен быть
1 0 0
0 1 0
0 0 1
l 0 0
0 1 0
0 0 1
Таблица истинности мультиплексора для цифровой суммы (-2) Х1 Х, ХО. Х1 .Х Хб
Хе Xg - 000 001 010 011
Z„Z„Z,Z, Z 60 101 110
10000 - Х 1 Х X Х Х Х
Х
01000 Х 0 1 Х Х Х
OOI00 Х 0 0 Х 1 Х
Х 0 Х 0 Х
Х
00010
Х
0 Х
Х Х Х 00001 Х
М
Таблица 21
Таблица истинности мультиплексора для цифровой суммы (О) Х ХО Ха Xq Хр Ха Хт ХО
000 011 010 011 100 !01 110 111
Z„Z„Z, Z4К
Х 0 Х Х Х Х Х
Х 1 0 Х Х Х Х
Х 0 1 К 0 Х Х
Х Х 0 Х 1 Х Х
10000
0)000
00100
00010
00001 Х Х Х Х 0 Х Х
Z, Z, г+
Т а.б л и ц а 22
Таблица истинности мультиплексора для цифровой суммы (+2) Х Xg, Х Х . Х Ха Xy XII
000 001 010 011 100 101 110 111
EFG
10000
Х 0 X . X Х Х Х Х
23 1244803 24
В нем происходит суммирование зна- - табл.!9, блок 8 контроля цифровой чения предыдущей цифровой суммы с вы- суммы на границах кодовых групп моходов блока 7 памяти (Е Г С, табл.19) жет быть выполнен в вице дешифратора и значения цифровой суммы в данной . на трех. мультиплексорах типа КП7, кодовой группе с выходов блока 9 таблицы истинности которых получены счетчиков цифровой суммы (Z4, Z, из табл. 19 и приведены в
Z, Е, Zg) В соответствии с табл. 20-22.
Таблица 20
25
1244803
Продолжение табл.22
01000 Х 0 0 X Х Х Х
00100 Х 0 Х 0 Х Х
00010 Х Х 1 Х 0 Х Х
Х
00001
Х Х Х Х
I Х Х
Zq Z
20
Блок 7 памяти может быть выполнен на трех D-триггерах,.инФормационные входы которых соединены с входами блока 7 памяти, а тактовые входы - с входами, подключенными к второму выходу формирователя 4 синхросигнала кодовых групп.
Формула изобретения
Кодер кода 3B2Q, содержащий сумматор и формирователь. синхросигнала ко- >5 довых групп, выход которого подключен к входу формирователя синхросигнала линейных посылок и первому входу преобразователя основания кода, причем вход формирователя. синхросигнала кодовых групп является входом двоич-. ного тактового сигнала кодера, выхояом которого является выход суммато-. ра, о т л и ч а ю щ е е с Й тем, что, с целью повышения помехозащищен" ности,. в него введены последователь» ный регистр, блок стробирования, блок счетчиков цифровой суммы в кодовой группе, блок контроля цифровой суммы на границах кодовых групп, блок памяпараллельный регистр и бло
ra, к первому входу которого подключен первый выход формирователя синхросигнала кодовых групп, второй выход которого подключен к первым входам блока памяти и параллельного регистра, к остальным входам которого подключены выходы последовательного регистра, прямой и инвертирующий тактовый входы которого являются соответственно входом двоичного сигнала и входом двоич" ного тактового сигнала, при этом первый выход формирователя синхросигнала линейных посылок подключен к первому входу блока. счетчиков цифровой суммы в кодовой группе, к второму входу которого подключен выход блока сдвига, к второму входу которого и первому входу блока стробирования подключен второй выход формирователя синхросигнала линейных посылок, а выходы параллельного регистра подключены к второму, третьему и четвертому входам преобразователя основания кода, выходы которого через блок: стробирования подключены к входам сумматора и через последовательно соединенные блок счетчиков цифровой суммы в кодовой группе, блок контроля цифровой суммы на границах кодовых групп и блок памяти к пятому, шестому и седьмому входам преобразователя основания кода и шестому, седьмому и восьмому входам блока контроля цифровой суммы на границах кодовых групп, 1?44803
D 01 1 1 7 0 1 О 1 1
И
0 (-2 (з) з (г).
r) (o) -3
Редактор И. Циткина
Заказ 3928/59 Тираж 624
ВНИИПИ Государственного комитета СССР по делам изобретений и открьпий
113035, Москва, Ж-35, Раушская наб., д.4/5
Подписное
Производственно-полиграфическое предприятие, г, Ужгород, ул. Проектная, 4
E. г
ly е
Составитель Г. Лерантович
Текред О.Гортвай Корректор В.Синицкая