Процессор

Процессор

Иллюстрации

Показать все

Реферат

 

Изобретение относится к области вычислительной техники и может быть использовано в электронных вычислительных машинах среднего уровня производительности общего назначения. Целью изобретения является повышение быстродействия и -расширение функциональных возможностей процессора путем введения технических средств для. аппаратной трассировки программ и микропрограмм. С. этой целью в процессор , содержащий -блок выборки команд, регистр адреса местной памяти, первый коммутатор данных, блок местной памяти , второй коммутатор данных, блок микропрограммного управления, блок коммутации адреса памяти, блок управляющей памяти, блок основной памяти, арифметико-логический блок, блок регистров преобразования виртуальных адресов и третий коммутатс-р данных, введены блок оперативной памяти микропрограмм , блок регистров динамической переадресации микрокоманд, блок ускорения арифметических операций, блок обработки данных переменной длины, блок регистров связи, блок памяти адреса страницы,-блок триггеров анализа конца страницы, блок запросов на косвенную адресацию, блок памяти трассировки, первая и вторая группы элементов ИЛИ, первая и вторая группы элементов И, триггер выборки памяти и группа элементов ИСКЛЮЧАЩЕЕ РШИ. 3 3. п. ф-лы. 19 ил. с Ф (Л ю 4 00 00 4iii

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН др 4 G 06 Р 15/00

1 б

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н Д BTOPCHOMY СВИДЕТЕЛЬСТВУ 3

ИЫЖ .

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3732351/24-24 (22) 23.04.84 (46) 30.07.86. Бюл. № 28 (72) Г.П.Лопато, Г.Д.Смирнов, M.Ф.Чалайдюк, В.Я.Пыхтин, P.М.Асцатуров, А.П.Запольский, А.И.Подгорнов, В.М.Пронин и В.Б.Шкляр (53) 68 1.325(088 ° 8) (56) А Guide .to the IBM/370 Model 148, IBM Corp., 1974.

А Guide to the IBM 4331 Processor.

IBM Corp ° 1979 °

Авторское свидетельство СССР

¹ 670935, кл, С 06 F 15/00, 1979. (54) ПРОЦЕССОР (57) Изобретение относится к области вычислительной техники и может быть использовано в электронных вычислительных машинах среднего уровня производительности общего назначения, Целью изобретения является повышение быстродействия и расширение функциональных возможностей процессора путем введения технических средств для.

„„Я0„„1247884 А1 аппаратной трассировки программ и микропрограмм. С. этой целью в процессор, содержащий блок выборки команд, регистр адреса местной памяти, первый коммутатор данных, блок местной памяти,, второй коммутатор данных, блок микропрограммного управления, блок коммутации адреса памяти, блок управляющей памяти, блок основной памяти, арифметико-логический блок, блок регистров преобразования виртуальных адресов и третий коммутатор данных, введены блок оперативной памяти микропрограмм, блок регистров динамической переадресации микрокоманд, блок ускорения арифметических операций, блок обработки данных переменной длины, блок регистров связи, блок памяти адреса страницы,.блок триггеров анализа конца страницы, блок запросов на косвенную адресацию, блок памяти трассировки, первая и вторая группы элементов ИЛИ, первая и вторая груп- . пы элементов И, триггер выборки памяти и группа элементов ИСКЛЮЧАЮЩЕЕ

ИЛИ. 3 з.п. ф-лы, 19 ил.

ЗО

f 12478

Изобретение относится к цифровой вычислительной технике и может быть использовано в электронных вычислительных машинах среднего уровня производительности общего назначения.

Целью изобретения является повыше, ние быстродействия процессора путем введения технических средств для аппаратной трассировки программ и микро.

В программ. 10

На фиг. 1 изображена функциональная схема процессора; на фиг. 2 ехема блока выборки команд, на фиг ° 3 — схема блока микропрограммного управления, на .фиг, 4 — схема блока коммутации адреса памяти; на фиг. 5 — схема арифметико-логического блока, на фиг. 6 — схема блока регистров преобразования виртуальных адресов, на фиг. 7 — схема блока ре. гистров динамической переадресации микрокоманд, на фиг, 8 — схема блока ускорення арифметических операций; на фиг. 9 — схема блока обработки данных переменной длины, на фиг, 10схема блока регистров связи, на фиг. 11 — схема блока памяти адреса страницы, на фиг. 12 — схема блока триггеров анализа конца страницы, на фиг, 13 — схема блока запросов на косвенную адресацию; на фиг ° 14— схема блока памяти трассировки, на фиг. 15 — таблица занесения данных в сдвиговый регистр, на фиг. 16 †пример размещения десятичных данных в местной памяти; на фиг 17 — времен.35 ная диаграмма входа синхронизации процессора, на фиг. 18 — структура микрокоманд процессора, на фиг, 19 формат команды сдвига и алгоритм ее

40 выполнения.

Процессор (фиг. 1) содержит блок

1 выборки команд, регистр 2 адреса местной памяти, первый коммутатор 3 данных блок 4 местной памяти втоФ

45 рой коммутатор 5 данных, блок 6 микропрограммного управления, блок 7 коммутации адреса памяти, блок 8 основной памяти, блок 9 управляющей памяти, блок 10 оперативной памяти микропрограмм, арифметико-логический блок 11, блок 12 регистров преобразования виртуальных адресов, блок 13 регистров динамической переадресации микрокоманд, блок 14 ускорения арифметико-логических операции, блок 15 обработки данных переменной длины„ . блок 16 регистров связи, блок 17 памяти адреса страницы, блок 18 триг84 2 геров анализа конца страницы, блок 19 запросов на косвенную, адресацию, блок 20 памяти трассировки, первую группу элементов ИЛИ 21, третий коммутатор 22 данных, вторую группу элементов ИЛИ 23, первую группу элементов И 24, вторую группу элементов И 25, триггер 26 выбора памяти, группу элементов ИСКЛЮЧАК61ЕЕ ИЛИ 27, адресный вход 28, вход данных, процессора 29, первый вход кода операции процессора 30, выход данных процессора 31, выход управления выбором процессора 32, выход запроса на обмен процессора 33, выход режима работы процессора 34, вход окончания обмена процессора 35, второй, третий, четвертый входы кода операции.пропессора

36, 37 и 38 соответственно, выход запроса в канал процессора 9, пятый, шестой входы кода, операции процессора 40 и 41 соответственно, синхровход канала процессора 42, синхровход процессора 43, вход масок канала процессора 44. Позициями 45-100 обозначены входы и выходы блоков процессора.

Первый адресный выход блока 1 подключен к первому входу данных регист-ра ?. Второй адресный выход блока 1 соединен с первым входом данных бло ка 20, второй. вход. данных которого подключен к выходу кода операции блока 1 и первому адресному входу блока 6, Третий адресный выход блока 1 соединен с адресным входом блока 12, с первыми входами данных первого коммутатора 3 и второго коммутатора 5 н с адресным входом блока 15. Первый и второй управляющие выходы блока 1 подключены соответственно к первому управляющему входу блока 14 и установочному входу блока 13 соответственно.

Управляющий вход блока 1 соединен с выходом управления выборкой команд блока 6. Вход данных блока 1 соединен с входом данных блока 4, входом данных блока 12, входом данных блока 13, первым входом блока 14, входом данных блока 15, первым входом данных блока

16, с входом данных блока 17, с третьим входом данных блока 20 и выходом данных третьего коммутатора 22.

Второй и третий входы данных регистра 2 соединены с первым адресным выходом блока 6 и адресным выходом блока 15 соответственно. Четвертый вход данных регистра 2 соединен с первым выходом данных арифметико-логического блока 11 и первым входом з 1247 данных третьего коммутатора 22. Г/ервый адресный выход регистра 2 подключен к первому входу группы элементов

ИСКЛЮЧАЮЩЕЕ ИЛИ 27, выход которой подключен к первому адресному входу блока 4, выход которой подключен к вторым входам данных первого коммутатора 3 и второго коммутатора 5, выход данных которого соединен с вторым входам данных арифметика-логического 10 блока 11, первый вход данных которого соединен с выходом первого коммутатора 3, управляющий вход которого соединен с первым выходом управления коммутацией данных блока 6. Второй адрес-15 ный выход регистра 2 подключен к вто— рому адресному .входу блока 4. Третий вход данных первого коммутатора 3 соединен с третьим входом данных вто. рого коммутатора 5, входом данных блока 18 и выходом второй группы элементов ИЛИ 23, первый вход которой соединен с адресным выходом блока 16, адресный вход которого соединен с адресным входом 28. Четвертый, пятый, шестой, седьмой и восьмой входы данных второго коммутатора 5 соединены соответственно с IIppRbfM и вторым выходами данных блока 14, первым и вторым выходами данных бло30 ка 16 и с выходом данных блока 20, управляющий выход которого соединен с выходом управления трассировкой блока 6. Управляющий вход второго коммутатора 5 соединен с вторым выходом управления коммутацией данных блока 6. Первый и второй выходы кода операции блока 6 подключены соответственно к первому и второму входам кода. операции арифметика-логического блока 11, первый выход данных кото40 рого соединен с вторым адресным входом блока 6, выход управления обработкой данных переменной длины ко— торого соединен с управляющим входом блока 15, выход. управления адресом местной памяти которого соединен с вторым входом группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 27, Выход установки и выход сброса блока 6 соединены соответственно с установочным и сбросовым входами триггера 26, прямой и инверснь1й выходы которого подключены соответственно к первым входам первой группы элементов И 24 и второй группы элементов И 25, выходы которых подключены соответственно к первому и, второму входам первой группы элементов ИЛИ 21, выход которой подключен

884 4 к входу данных блока 6 и к второму входу данных третьего коммутатора 22, третий вход данчых которого подключен к первому выходу данных блока 7.

Выход управления коммутацией адреса блока 6 соединен с управляющим входом блока 9 и блока 10, выходы данных которых соединены соответственно с вторыми входами второй группы элементов И 25 и первой группы элементов И 24.

Выход управления динамической переадресацией блока 6 подключен к управляющему входу блока 13, адресный выход которого подключен к адресным входам блока 9 и блока 10, входы данных которых подключены к первому входу данных блока 7 и четвертому выходу данных арифметика-логического блока 11. Выход управления анализом конца страницы блока 6 соединен с управляющим входом блока 18, первый вход синхронизации которого соединен с синхровходом процессора 43, входом синхронизации блока 19, входом синхронизации блока 14, управляющий вы— ход которого соединен с третьим входом кода операции арифметика-логического блока 11, третий выход данных которого соединен с третьим адресным входом блока 6, вторым входом данных блока 7 и вторым входом данных блока 14. Выход управления выборкой памяти блока 6 подключен к управляющим входам блока 7 и блока 8, выход данных которой подключен к третьему входу данных блока 7, четвертый вход данных которого соединен с первым ад ресным выходом блока 12, второй адресный выход которого соединен с четвертым адресным входом блока 6, второй адресный выход которого соединен с четвертым входом данных блока 20 и с адресным входом блока 13, управляющий выход которого подключен к пятому адресному входу блока 6, выход управления быстрыми операциями которого соединен с вторым управляющим входом блока 14, третий выход данных которого соединен с шестым адресным входом блока 6. Выход маски и второй выход данных блока 7 соединены соответственно с входом маски и входом данных блока 8, адресный вход которой соединен с адресным выходом блока 7, пятый и шестой входы данных которого соединены соответственно с входом масок канала процессора 44 и выходам масок блока 16, Седьмой вход данных

1247884 блока 7 подключен к четнертому входу кода операции арифметнко-логического блока 11 и к перному управляющему выходу блока 15, второй управляющий вьжод которого подключен к пятому

5 входу кода операции арифметико-логического блока 11. Второй и третий входы данных блока 16 подключены соответственно к входу данных процессора 29 и первому входу кода операции процессора 30. Третий и четвертый вьгходы данных блока 16 подключены соответственно к выходу данных процессора 3 1 и управляющему выходу управления выводом процессора 32 ° Первый и второй управляющие выходы блока 16 соединены соответственно с выходом режима работы процессора 34 с выхо-. дом запроса на обмен процессора 33, а его управляющий вход с входом окончания обмена процессора 35. Выход данных блока 17 соединен с вторым входом второй группы элементов ИЛИ 23, Первый управляющий вход блока 17 подключен к второму входу кода операции процессора 36. Второй и третий управляющие входы блока 17 соединены соответственно с третьим и четвертым входами кода операции процессора 37 и 38. Четвертый управляющий вход блока,17 подключен к первому управляющему выходу блока 19, третий и четвертый управляющие входы которого соединены соответственно с пятым и шестым входами кода операции процес35 сора 40 и 41. Второй управляющий вход блока 19 соединен с выходом запроса в канал процессора 39. Пятый управляющий вход блока 19 подключен к

40 управляющему вьгходу блока 18, второй вход синхронизации которого подключен к синхронходу канала процессора 42.

Блок 1 (фиг, 2) содержит первый буферный регистр 101, второй буферный

45 регистр 102, третий буферный регистр

103, регистр адресов операндов 104, счетчик адреса команд l05, регистр кода операции 106, коммутатор адресов 107 дешифратор 108 регистр не—

1 Ф

50 посредственного байта 190, коммутатор адреса местной памяти 110.

Вход данных первого буферного регистра 101 càåäèíåí с входом данных счетчика адреса команд 105, первым входом данных регистра адресов операн. дов 104 и входом данных 53. Выход данных первого буферного регистра 101 подключен к входу данных второго буферного регистра 102, управляющий вход которого подключен к управляющему входу первого буферного регистра

101 и к первому управляющему выходу дешифратора 108, второй н третий управляющие выходы которого подключены соответстненно к управляющим входам третьего буферного регистра 103 и коммутатора адреса местной памяти

l10, выход данных которого подключен к первому адресному выходу 88, Первый выход данных второго буферного регистра 102 соединен входом третьего буферного регистра 103, первый и второй выходы данных которого соединены соответственно с вторым входом данных регистра адресов операн. дон 104 и первым входом данных коммутатора адреса местной памяти 110, Вто рой и третий выходы данных второго буферного регистра 102 подключены соответственно к третьему входу данных регистра адресов операндов 104 и к второму входу данных коммутатора адреса местной памяти 110 третий вход данных которого подключен к выходу данных регистра непосредственно байта 109, вход данных которого подключен к третьему выходу данных третье"о буферного регистра 103, четвертый выход данных которого подключен к входу данных дешифратора 108 и выходу кода операции 46. Первый и второй выходы данных регистра адресов операндов

104 соединены соответственно с первым и вторым входами группы элементов

ИЛИ 107, выход которых соединен с третьим адресным выходом 49. Выход данных счетчика адреса команд l05 подключен к второму адресному входу

45 и третьему входу группы элементов

ИЛИ 107, четвертый вход которых соединен с выходом данных дешифратора

i08 первый управляющий выход которого подключен к управляющему входу счетчика адреса команды 105. Второй и третий управляющие выходы дешифратора 108 подключены соответственно к первому и второму управляющим входам 48 и 50, а управляющий вход — к управляющему входу 47, Блок 6 (фиг, 3) содержит регистр микрокоманд 111, дешифратор 112 и коммутатор адреса микрокоманд 113.

Вход данных регистра микрокоманд 111 соединен с входом данных 78. Первый, второй, третий и четвертый вьгходы данных регистра микрокоманд 111 сое1247884 динены соответственно с первым адресным выходом 71, пятым управляющим выходом 69, первым входом данных дешифратора 112, первым входом данных коммутатора адреса микрокоманды 113, второй, третий, четвертый, пятый, шестой, седьмой входы данных которого соответственно с первым адресным входом 46, вторым адресным входом 68, третьим адресным входом 64, четвертым адресным входом 73, пятым адресным входом 75 и шестым адресным входом

59; Первый, второй, третий, четвер-

TblH пятый, шестой, седьмой, восьмой, девятый, десятый, одиннадцатый, двенадцатый, тринадцатый и четырнадцатый управляющие выходы дешифратора

112 соединены соответственно с первым управляющим выходом 47, вторым управляющим выходом 70, третьим управляющим выходом 100, четвертым управляющим выходом 52, шестым управляющим выходом 74, седьмым управляющим выходом 58, восьмым управляющим выходом 81, девятым управляющим выходом 80, десятым управляющим выходом 97, одиннадцатым управляющим выходом 76, двенадцатым управляющим выходом 79, тринадцатым управляющим выходом 98, четырнадцатым управляю— щим выходом 60 и управляющим входом коммутатора адреса микрокоманды 113, выход данных которого соединен с вторым входом данных дешифратора 112 и вторым адресным выходом 72, Блок 7 (фиг. 4) содержит регистр .адреса 114, регистр маски 115, ре— гистр входных данных 116, матрицу памяти индексов 117, матрицу буферной памяти 118, группу элементов сравне40 ния 119, первую группу элементов И

120, элемент НЕ 121, вторую группу элементов И 122, группу элементов ИЛИ

123 и регистр выходных данных 124.Пер

45 вый и второй входы данных регистра адреса 114, подключены соответственно к второму 64 и четвертому 83 входу данных, а управляющий вход к управляющему входу 98 и управляющему входу регистра маски 115, первый, второй и третий входы данных подключены соответственно к пятому входу 44, шестому входу 95 и седьмому входу 57 данных, а выход данных к входу масок матрицы буферной памяти 118 и выходу масок

85. Первый, второй, третий и четвертый выходы данных соединены соответственно с адресным входом матрицы памяти индексов 117, адресным входом матрицы буферной памяти 118, первым входом группы элементов сравнения 119 и адресным выходом 87. Первый и второй входы данных регистра входных данных

116 подключены соответственно к пер— вому входу 66 и третьему входу 84 дан. ных, а выход данных подключен к второму выходу данных 86, входу данных матрицы буферной памяти 118 и первому входу второй группы элементов И 122, выход которой подключен к первому входу группы элементов ИЛИ 123, выход которой подключен к входу данных регистра выходных данных 124, выход которого соединен с первым выходом данных 82. Выход данных матрицы памяти индексов 117 соединен с вторым входом группы элементов сравнения 119, выход которой соединен с управляющим входом матрицы буферной памяти. 118, первым входом первой группы элементов И 120 и входом элемента НЕ 121, выход которого соединен с вторым входом второй группы элементов И 122.

Выход данных матрицы буферной памяти 118 подключен к второму входу первой группы элементов И 120, выход которой подключен к второму входу группы элементов ИЛИ 123.

Лрифметико-логический блок 11 (фиг. 5) содержит первый регистр 125, второй регистр 126, первый мультиплексор 127, второй мультиплексор

128, третий мультиплексор 129, четвертый мультиплексор 130, пятый муль-. типлексор 131, шестой мультиплексор

132, седьмой мультиплексор 133, восьмой мультиплексор 134, узел арифметических и логических операций 135, ре гистр состояний 136. Вход данных первого регистра 125 соединен с первым входом данных 67. Выходы нулевого, первого, второго и третьего байтов первого регистра 125 соединены соответственно с первыми, вторыми, третьими и четвертыми входами дан-. ных первого, второго, третьего и чет- . вертого мультиплексоров 127-130. Управляющие входы первоГо, второго, третьего и четвертого мультиплексоров

127-130 соединены с управляющими входами пятого, шестого, седьмого и восьмого мультиплексоров 131-134 и четвертым управляющим входом 57, Выходы данных первого, второго, третьего и четвертого мультиплексоров 127-130 подключены к первому входу данных

1247884

10 узла арифметических и логических операций 135 и третьему выходу данных бб

Вход данных второго регистра 126 подключен к второму входу данных 99. Выходы нулевого, первого, второго и

5 третьего байтов второго регистра 126 соединены с первыми, вторыми, третьими и четвертыми входами данных пятого, шестого, седьмого и восьмого мультиплексоров 131 †1 соответственно и с четвертым выходом данных 64, Выходы данных пятого, шестого, седьмого и восьмого мультиплексоров 131 †1 подключены к второму входу узла арифметических и логических операций 135, первый и второй управляющие входы которого подключены соответственно к первому и второму управляющим входам 69 и 74. Первый и второй выходы данных узла арифметических и логических операций соединены соответственно с первым выходом данных 65 и входом данных регистра состояний 136, первый H BTopoH управляющие входы Ко 25 торого соединены соответственно с третьим и пятым управляющими входами

61 и 56, Выход данных регистра состояний 136 соединен с вторым выходом данных 68.

Блок 12 (фиг. 6) содержит первый регистр 137, второй регистр 138, третий регистр 139, четвертый регистр

140, первую группу элементов И 141, вторую группу элементов И 142, третью группу элементов И 143, четвертую

35 группу элементов И 144,. пятый регистр

145, шестой регистр 146, седьмой регистр 147, восьмой регистр 148, первую группу элементов сравнения 149, 40 вторую группу элементов сравнения 150, третью. группу элементов сравнения 151, четвертую группу элементов сравнения 152, группу элементов ИЛИ

153, элемент ИЛИ-НЕ 154. Вход данных

45 первого регистра 137 соединен с входами данных второго„ третьего, четвертого, пятого, шестого, седьмого, восьмого регистров 138-148 и входом данных 53. Выходы данных первого, второго, третьего и четвертого регистров 137-140 подключены соответственно к первым входам первой, второй, третьей и четвертой группам элементов И 141-144, выходы которых подключены соответственно к первому, второму, третьему и четвертому входам группы элементов ИЛИ 153, выход которой подключен к первому адресному выходу 83. Выходы данных пятого, шес. того, седьмого и восьмого регистров

145- 148 соединены соответственно с первыми входами первой, второй, третьей и четвертой групп элементов сравнения 149-152, выходы которых соединены соответственно с вторыми входами первой, второй, третьей и четвертой групп элементов И 14 1-144, и первым, вторым, третьим и чеч вертым входами группы элементов

ИЛИ-НЕ 154 выход которой соединен с вторым адресным выходом

73. Вторые входы первой, второй, третьей и четвертой групп элементов сравнения 149-152 соединены с адресным входом 49.

Блок 13 (фиг. 7) содержит первый регистр 155, первый дешифратор 156, второй регистр 157, третий регистр

158, четвертый регистр 159, пятый регистр 160, первую группу элементов сравнения 161, вторую группу элементов сравнения 162, третью группу элементов сравнения 163, четвертую груп пу элементов сравнения 164, шестой регистр 165, седьмой регистр 166, восьмой регистр 167, девятый регистр

168, пятую группу элементов сравнения 169, шестую группу элементов сравнения 170, седьмую группу элементов сравнения 171, восьмую группу элементов сравнения 172, первый элемент

И 173, второй элемент И 174, третий элемент И 175, четвертый элемент И

176, шифратор 177, элемент ИЛИ-НЕ

178, пятый элемент И 179, шестой. элемент И 180, десятый регистр 181, второй дешифратор 182, триггер 183 и элемент ИЛИ 184.

Вход данных первого регистра 155 подключен к входам данных второго, третьего, четвертого, пятого, шестого, седьмого, восьмого, девятого ре1истров 157-,160 и 165-168 и к входу данных 53, Выход данных первого регистра 155 соединен с входом данных первого дешифратора 156, первый управляющий выход которого соединен с управляющими входами второго и шестого регистров 157 и 165, выходы данных которых соединены соответственно с первыми входами первой и пятой групп элементов сравнения 161 и 169.. Второй управляющий выход первого дешифратора 156 подключен к управляющим входам третьего и седьмого регистров 158 и

166, выходы данных которых подключе1247884

12 ны соответственно к первым входам второй и шестой групп элементов сравнения 162 и 170. Третий управляющий выход первого дешифратора 156 подклю- чен к. управляющим входам четвертого и восьмого регистров 159 и 167, выходы данных которых подключены к первым входам третьей и седьмой групп элементов сравнения l63 и 171, Четвертый управляющий выход первого дешифратора 156 подключен к управляющим входам пятого и девятого регистров 160 и 168, выходы данных которых соответственно подключены к первым входам четвертой и восьмой групп элементов сравнения

164 и 172. Вторые входы первой, второй, третьей и четвертой групп элементов сравнения 157-160 соединены с входом данных второго дешифратора 182, первым входом шестой группы элементов И 180, первым входом данных десятого регистра 181 и адресным вхбдом 72. Выходы первой, второй, третьей и четвертой групп элементов срав.2> нения 161 †1 соединены соответственно с первым, вторым, третьим и четвертым входами шифратора 177 и первыми входами первой, второй, третьей и четвертой групп элементов И 173-176, выходы которых соединены соответственно с первым, вторым, третьим и четвертым входами элемента ИЛИ-НЕ 178, выход которого соединен с первым входом элемента ИЛИ 174 и управляющим выходом 75. Вторые входы пятой, шестой, седьмой и восьмой групп элементов 169-172 соединены с управляющим выходом второго дешифратора 182. Вы— ходы пятой, шестой, седьмой и восьмой .групп элементов сравнения 169-172

40 соединены соответственно с вторыми входами групп элементов И 173-176.

Выход шифратора 177 подключен к первому входу пятой группы элементов

И 179,выход которой подключен к вто45 рому входу. данных десятого регистра

181, третий вход данных которого подключен к выходу шестой группы элементов И .180, .второй вход которой подключен к инверсному выходу триггера

183, прямой выход которого подключен к второму входу пятой группы элементов И 179. Установочный вход триггера 183 соединен с установочным входом 50. Сбросовый вход триггера

183 соединен с выходом элемента ИХЩ, второй вход которого соединен с вхо дом управления 76. Выход данных десятого регистра 181 соединен с адресным выходом 77.

Блок 14 (фиг, 8) содержит первый счетчик 185, второй счетчик 186, регистр команды 187, первый регистр 188 дешифратор 189, первый коммутатор

190, второй регистр 191 элемент И

192, сдвиговый регистр 193, первый сумматор 194, третий регистр 195,вто. рой коммутатор 196, триггер 197, второй сумматор 198, четвертый регистр 199.

Первые управляющие входы первого счетчика 185, второго счетчика 186 и управляющий вход регистра команды

187 соединены с первым управляющим входом 48. Входы данных первого счетчика 185, второго счетчика 186, регистра команд 187, первого регистра 188 и первый вход данных первого коммутатора соединены с первым входом данных 53. Входы синхрониэации первого счетчика 185, второго счетчика 186, сдвигового регистра 193 соединены с выходом элемента И 192 первый вход которого соединен с вхо-. дом синхронизации процессора 43. Выходы данных первого и второго счетчи. ков 185 и 186 соединены с вторым выходом данных 62. Вторые управляющие входы первого и второго счетчиков

185 и 186 соединены соответственно с первым и вторыми унравляющими выходами дешифратора 189, первый управляющий вход которого соединен с вторым управляющим входом 60. Управляющие выходы первого и второго счетчиков 185 и 186 подключены соответственно к второму и третьему управляющим входам дешифратора 189, первый вход дан. ных которого подключен к выходу данных регистра команды 187. Выход данных первого регистра 188 соединен с первым входом данных первого сумматора 194, второй вход даннык которого соединен с выходом данных второго регистра 191 и первым входом данных сдвигового регистра 193, первый выход данных которого соединен с входом данных второго коммутатора 196, выход данных которого соединен с первым выходом данных 63. Третий управляющий выход дешифратора 189 подключен к управляющему входу первого коммутатора 190, выход данных которого подключен к второму входу данных сдвигового регистра 193, второй выход данных которого. подключен к вхо14

1247884

20 ду данных третьего регистра 195, выход данных которого подключен к входу данных второго сумматора 198, выход которого подключен к входу данных триггера 197 и входу данных четвертого регистра 199, выход данных которо— го подключен к третьему выходу данных

59. Четвертый управляющий выход дешифратора 189 соединен с управляющим вхо-1О дом второго регистра 191, вход данных которого соединен с первым выходом данных первого сумматора 194, второй выход данных которого соединен с третьим входом данных сдвигового регистра 193, третий выход которого соединен с вторым входом данных первого коммутатора 190.. Пятый управляющий выход дешифратора 189 подключен к управляющему входу первого сумматора 194, третий вход данных которого подключен к четвертому выходу данных сдвигового регистра 193, четвертый вход которого подключен к второму входу данных 64. Шестой управляющий выход и второй вход данных дешифратора t89 подключены соответственно к управляющему входу и пятому выхоцу данных сдвигового регистра 192. Седьмой, восьмой, девятый и десятый управляющие выходы дешифратора 189 соединены соответственно с управляющим входом второго коммутатора 196, управляющим выходом 61, вторым входом элемента

И 192 и управляющим входом триггера

197, выход которого соединен с входом

35 переноса второго сумматора 198, Блок 15 (фиг. 9) содержит регистр управлечия 200, первый регистр исходных длин 201, регистр исходных адресов 202, первый дешифратор 203, ком40 мутатор длин 204, третий дешифратор

205, счетчик адреса операнда 206, второй регистр исходных длин ?07,, сумматор 208, второй дешифратор 209. Входы

45 данных регистра управления 200„ первого регистра исходных длин 201 и счетчика адреса операнда 206 соединены с входом данных 53 ° Выход данных регистра управления соединен с входом

5Î данных первого дешифратора 203, первый управляющий выход которого соединен с управляющим входом третьего дешифратора 205, управляющий выход которого соединен с выходом управления адресом местной памяти 55. Выход дан- ных первого регистра исходных, длин

201 подключен к первому входу цанных коммутатора лпин 204 второй вход данных которого подключен к выходу данных сумматора 208, первый вход данных которого подключен к выходу данных второго регистра исходных длин

207 и первому входу данных второго дешифратора 209, второй вход данных которого подключен к входу данных третьего дешифратора 205 и выходу данных регистра исходных адресов 202, вход данных которого подключен к адресному входу 49, Второй управляющий выход первого дешифратора 203 соединен с управляющим входом коммутатора длин 204, выход данных которого соединен с входом данных второго ре— гистра исходных длин 204. Третий и четвертый управляющий выходы первого дешифратора 203 соединены соответственно с первым и вторым управляющими входами второго коммутатора 209, выход данных которого соединен с вторым входом данных сумматора 208. Пятый управляющий выход и первый управляющий вход дешифратора 203 соединены соответственно с вторым управляющим выходом 56 и первым управляющим выходом второго дешифратора 209, второй управляющий выход которого соединен с первым управляющим выходом

57. Второй управляющий вход и шестой управляющий выход первого дешифратора 203 соединен соответственно с управляющим входом 58 и управляющим входом счетчика адреса операнда 205, выход данных которого соединен с адресным выходом 54.

Блок 16 (фиг, 10) содержит регистр адреса 210, регистр данных 211, регистр управления 212, триггер 213.

Вход данных регистра адреса 210 соединен с адресным входом 28. Выход данных регистра адреса 210 соединен с адресным выходом 93. Вход управления занесением подключен к первому управляющему выходу регистра управле. ния 212, первый вход данных которого соединен с первым входом данных 53 и первым входом данных регистра данных 211, первый выход данных которого соединен с первым выходом данных

96 ° Вторые вход и выход данных регистра данных 211 соединены с вторым входом данных 29 и третьим выходом данных 3 1. Первый и второй выходы данных регистра управления 212 соединены с вторым выходом данных 94 и выходом масок 95 соответственно. Второй вход и третий выход данных соеди", 1247884

16!

О нены с третьим входом данных 30 и с четвертым выходом данных 32 соответственно. Второй и третий управляющие выходы регистра управления соединены соответственно с первым управляющим

5 выходом 34 и установочным входом трит гера 213, выход которого соединен с вторым управляющим выходом 33, Сбросовый вход триггера 213 соединен с управляющим входом 35.

Блок 17 (фиг. 11) содержит три регистра 214-216, четыре группы элементов И 217-220, элемент ИЛИ 221, группу элементов ИЛИ 222. Вход данных блока 53 соединен с первыми входами группы элементов И 217, регистра 214, регистра 216. Управляющий вход блока

37 подключен к управляющему входу устройстВа 37 и к Второму ВХОДУ PerH- 2О стра 214. Управляющий вход блока 38 соединен с вторыми входами элемента ИЛИ 221 и регистра 216, Управляющий вход блока 91 подключен к второму входу группы элементов И 217, к второму входу группы элементов И 218 и, к первому входу элемента ИЛИ 221. Уп. равляющий вход блока 36 соединен с вторыми входами групп элементов И

219 и 220, выходы которых соединены с выходом данных блока 92. Выход регистра. 214 подключен к первому вхо— ду группы элементов И 218, выход которой соединен с вторым входом группы элементов ИЛИ 222, первый вход и выход которой соединен с выходом

35 группы элементов И 217 и с первым входом регистра 215 соответственно °

Второй вход и выход регистра 215 подключены к выходу группового элемента

ИЛИ 222 и к первому входу группы элементов И 219 соответственно. Выход регистра 216 соединен с первым входом группы элементов И 220 °

Блок триггеров анализа конца страницы 18 (фиг. 12) содержит элемент

ИСКЛЮЧАЮЩЕЕ ИЛИ 222, три триггера

224-226, два элемента И 227 и 228, Вход данных блока 89 соединен с установочным входом триггера 224 и с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ

223. Прямой выход триггера 224 соединен с вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ,223, выход которого подключен к установочному триггеру 225, прямой выход которого соединен с перВым входом элемента И 227, выход которого подключен к установочному входу триггера 226, выход которого соеди. нен с управляющим выходом блока 90.

Управляющий вход блока 79 соединен с первым входом элемента И 228, выход которого подключен к сбросовым входам триггеров 224 и 225 . Синхровход от процессора 43 подключен к вторым синхровходам триггеров 224 и 225, к сбросовому входу триггера 226, к третьему входу элемента И 227, к второму входу элемента И 228. Синхровход от канала 42 соединен с вторым входом элемента 227.

Блок 19 (фиг. 13) содержит пять элементов И 229-233, три триггера

234-236, элемент ИЛИ 237. Управляющий вход блока 38 соединен с управля- ющим входом устройства 38 и с первым входом элемента ИЛИ 237. Управляющий вход блока 37 подключен к установочному входу триггера 234, Управляющий вход блока 40 соединен с первыми входами элементов И 232 и 233.

Управляющий вход блока 41 подключен к второму входу элемента И 232. Управляющий вход. блока 90 соединен с третьим входом элемента И 232, выход которого подключен к сбросовому входу триггера 236, установочный вход и инверсный выход которого соединены с вьгходом элемента ИЛИ 237 и с первым входом элемента И 230 соответственно.

Синхровход блока 43 подключен к первому входу элемента И 229, к третьему входу элемента И 230, к синхровходу триггера 235, к первому входу элемента И 231. Прямой и инверсный выходы триггера 234 соединены с вторым входом элемента И 230, с вторым входом элемента И. 233 соответственно, Выход элемента И 230 подключен к ус- тановочному входу триггера 235, прямой выход которого соединен с управляющим выходом блока 91 и со вторыми входами элементов И 229 и 231, а инверсный выход которого соединен с управляющим выходом блока 91. Выход элемента И 231 соединен с вторым входом элемента ИЛИ 237. Выход элемента И 233 подключен к управляющему выходу блока 39.

Блок 20 (фиг.. 14) содержит коммутатор 238, матрицу памяти 239, регистр 240, дешифратор 241, счетчик 242.

Первый, второй и третий входы данных коммутатора 238 соединены соответственно с первым, вторым, четвертым входами данных 45, 46 и 72

17

1247884

18 соответственно. Выход данных коммутатора соединен с входом данных матрицы памяти 239, управляющий вход которой соединен с первым управляющим выходом дешифратора 241, второй управляющий выхо