Матричное вычислительное устройство

Матричное вычислительное устройство

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано в быстродействующих процессорах и специализированных вычислительных устройствах. Цель изобретения - повьппение быстродействия. Устройство вычисляет функции sinX и COSX по методу цифра за цифрой. Устройство содержит подматрицу 1, которая содержит по два ряда вычислительных ячеек, и подматрицу 3, которая содержит по одному ряду, а также мультиплексор 2. Каждая вычислительная ячейка содержит сумматор по модулю 2 и одноразрядный сумматор . Кроме того, подматрицы 1 и 3 содержат элементы НЕ.1з.п.ф-лы, 5 ил. i (Л 1 5 : .ю п т: риг.}

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

{19) (И) А1 (5)).4 G 06 F 15/347

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3761571/24-24 (22) 26.06.84 (46) 30.07,86. Бюл. Н 28 (71) Ленинградский ордена Ленина электротехнический институт им. В.И.Ульянова (Ленина) .(72) Л.А.Шумилов, И.С.Зуев и А.М.Турсунканов (53) 651.325(088.8) 56) Авторское свидетельство СССР

У 809173, кл. G 06 F 15/347, 1978.

Авторское свидетельство СССР

М 1032454, кл. G 06 Р 15/347, 1982. (54) МАТРИЧНОЕ ВЫЧИСЛИТЕЛЬНОЕ УСТРОИСТВО (57) Изобретение относится к вычислительной технике и может быть использовано в быстродействующих процессорах и специализированных вычислительных устройствах. Цель изобретения — повьппение быстродействия.

Устройство вычисляет функции sin# и сов Х по методу цифра за цифрой.

Устройство содержит подматрицу 1, которая содержит по два ряда вычислительных ячеек, и подматрицу 3, которая содержит по одному ряду, а также мультиплексор 2. Каждая вычислительная ячейка содержит сумматор по модулю 2 и одноразрядный сумматор.Кроме того,подматрицы 1 и 3 содержат элементы НЕ.1з.п.ф-ma 5 ил.

7892

Продолжение таблицы

Входы

Выходы

10 О

0 1 О

О 1 1

О 1 1

1 1

О О О

О 0 1

О 1

1 О

1 1

О О

О 1

О 1

О 1

1 О О

25

1 О 1

1 1 О

1 1

О 1

30

О 1 у. 2 х.2, = х,.

= у +

I I х.

I+1

Этап II (+ 1

Выходи

Входы

18 19 20 22

21 23

124

Изобретение относится к вычислительной технике и может быть использовано в быстродействующих процессорах и специализированных вычислительных устройствах. 5

Целью изобретения является повышение быстродействия.

На фиг. 1 изображена блок-схема

"предложенного устройства; на фиг.2 часть матрицы, содержащая в каждой строке два ряда вычислительных ячеек, на фиг. 3 — часть матрицы, со.держащая в каждой строке один ряд ячеек; на фиг. 4 — блок-схема вычислительной ячейки, на фиг. 5 — блоксхема двух вычислительных ячеек.

Устройство содержит часть матрицы I с двумя рядами вычислительных ячеек в строке, мультиплексор 2, часть матрицы 3 с одним рядом вычис- 20 лительных ячеек в строке, входы 4-6 первой части матрицы, входы 7 и 8 мультиплексора, вход 9 устройства, выходы 10 и 11 мультиплексора, выход

12 устройства, причем матрица содер-. жит вычислительные ячейки 13 и элементы,НЕ 14.

Каждая, вычислительная ячейка 13 содержит сумматор 15 по модулю два, одноразрядный сумматор 16, входы 1720 и выходы 21-23.

Таблица истинности вычислительной ячейки 13 приведена ниже, Матричное вычислительное устройство вычисляет элементарные функции

sin Y u cosy по методу цифра sa цифрой.

Рекурентные соотношения, описывающие алгоритм цифра за цифрой для функций sin p и cosY, следующие:

17 18 19 20 22 21 23

1 О 1, О 1 О

Π9, — (, arctg2

Этап I f, = sign8< где х, у. — текущие координаты век( тора; х, у — конечные координаты вектора;

n - -число шагов итераций.

Начальные условия: = Р„ х, = 1/k у„. = О, где k — коэффи- циент деформации вектора, зависящий только от числа шагов итераций:

0 О О О

О О О

О О

1 0

0 О 1

О 1 О О

k n

О О О 50 i=o

О О 1

О О

О 1 О

О О 1

Результаты вычислений: у = sinV и хп — соа Р.

Вычисляющая матрица выполняет

55 второй этап алгоритма и работает следующим образом.

На входы 4 матрицы подаются начальные условия у, на входы 5 — мат1247892

10 г>-1

» е У

n- у„=у, + у 2; хе2 .

S=D+ где f. =<+1 ется нулем, цей, < х, если f е у, если f е с х, если у, если f е

sing, если

cos y если — 1, = О

= О

f =0>

f =1.

Х > eCJIH f = О, у,если f = 1; х, если f = 1, у, если f =Î;

csin+, если f = О, 1cosv, если f = 1. рицы-начальные условия х, на входы

6 — значения управляющих сигналов причем +1 кодируется нулем, а кодируется единицей. Каждая строка вычислительных ячеек 13 вычисляющей подматрицы 1 выполняет две операции алгебраического суммирования.

На выходах 23 второго ряда вычислительных ячеек 13,i-й строки подматрицы 1 имеем значение у., а на выходах 23 первого ряда вычислительных ячеек 13 имеем значение х . При этом

Так как значения sine u cosy одновременно обычно не требуются, то с помощью управляющего сигнала f можно управлять вычислением синуса или косинуса

f .. С2, (1)

>е

-11, причем +1 кодируя. — 1 кодируется единиТаким образом, матрица может быть построена из подматрицы 1, вычисляющей значение х и у ; из мультие е плексора 2, работа которого описывается выражением из подматрицы 3, вычисляющей значение S !

Формула изобретения

1 ° Матричное вычислительное устройство, содержащее группу элементов

<5

S0

НЕ и матрицу вычислительных ячеек, причем с первой по 7-ю строки матрица (где Г равно наибольшему целому от половины номера последнего столбца

m где m — разрядность устройства), сод ржит два ряда вычислительных ячеек, каждая строка с и + 1 по и (где и — число итераций) содержит одну группу вычислительных ячеек, причем вход задания режима вычислительных ячеек в i-й строке (i = 1, 2, ..., n) и j ì столбце (j = 1, 2, ..., m) соединен с выходом задания режима вычислительной ячейки того же ряда (j

1)-ro столбца, вход задания режима вычислительной ячейки второго ряда первого столбца с первой по 7-ю строку соединен через соответствующий элемент НЕ группы с входом задания режима вычислительной ячейки того же столбца, той же строки первого ряда и входом задания режима устройст-. ва, вход переноса каждой вычислительной ячейки в i-й строке и j-м столбце соединен соответственно с выходом переноса вычислительной ячейки того же ряда и той же строки (j + 1)-го столбца, вход переноса каждой вычислительной ячейки m-ro столбца соединен с выходом задания режима той же вычислительной ячейки, входы первого слагаемого вычислительных ячеек свторой по 7-ю строк в j-м столбце соединены соответственно с выходами суммы вычислительн IJI ячеек (i — 1)-й строки (j — i + 1)-го столбца другого ряда, вход второго слагаемого каждой вычислительной ячейки -й строки кроме (f + 1)-й j-ro столбцасоединен соответственно с выходом суммы вычислительной ячейки того же ряда, того же столбца (i — 1)-й строки, вход второго слагаемого каждой вычислительной ячейки первого ряда первой строки соединен соответственно с входом первого слагаемого вычислительной ячейки второго ряда того же столбца, той же строки и подключен к первой группе информационных входов устройства, вход второго слагаемого каж% дой вычислительной ячейки с второго ряда первой строки объединен с входом слагаемого вычислительной ячейки первого ряда того же столбца, той же строки и соединен с вторым информационным входом устройства, выход суммы i-й (i .= 1, 1) вычислительной ячейки с пер1247892 вой по (f — 1)-ю строки первого стобца соединен с входом первого слагаемого вычислительных ячеек с второго по (i + 1)-й столбцы (i +

+ 1)-й строки другого ряда, выход . суммы каждой вычислительной ячейки последней строки соединен с выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены мультиплексор и группа сумматоров по модулю два, причем управляющий вход мультиплексора соединен с входом выбора функции устройства, выходы суммы вычислительных ячеек первого и второго рядов 7-й строки соединены соответственно с первым и вторым информационнымн входами мультиплексора, первый выход которого соединен с входом первого слагаемого (7 +

+ 1)-й строки, второй выход мультиплексора соединен с входом второго слагаемого вычислительной ячейки (1 + 1)-й строки, вход задания режима вычислительной ячейки в (1 . + q)-й строке (q = 1, 2, ..., n - Х) первого столбЦа соединен с выходом соответствующего сумматора по модулю два, первый и второй входы которого соединены соответственно с входом задания режима устройства и группой входов управления устройства, вход первого слагаемого вычислительной ячейки (1 + i) -й строки первого столбца соединен с входом первого слагаемого вычислительной ячейки (f + q)-й строки и с первого по (1 + q)-й столбцы, вход первого слагаемого вычислительной ячейки (7 +

+ 1) -й строки (7 + k)-го столбца

10 (k = 2, 3, ..., m — t) соединен с входом первого слагаемого вычислительной ячейки (7. + q)-й строки (1 +

+ q + k -, 1)-го столбца.

2. Устройство по п. 1, о т л и— ч а ю щ е е с я тем, что каждая вычислительная ячейка содержит сумматор по модулю два и одноразрядный сумматор, первый и второй разрядные входы которого соединены соответственно с выходом сумматора по модулю два и входом второго слагаемого ячейки, вход задания режима в которой соединен с первым входом сумма25 тора по модулю два и BbIxopoM задания режима ячейки, вход переноса которой соединен с входом переноса одноразрядного сумматора, выход суммы и переноса которого соединен с соответствующими выходами ячейки, вход первого слагаемого которой соединен с вторым входом сумматора по модулю два.

1247892

Рие. 3

1247892

Составитель А.Зорин

Техред М.Ходанич Корректор A 0бручар

Редактор И.Рыбченко

Заказ 4128/50 Тираж б71 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

1 13035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4