Анализатор амплитудных распределений

Анализатор амплитудных распределений

Иллюстрации

Показать все

Реферат

 

Изобретение относится к цифровой вычислительной и электроизмерительной технике, предназначено для определения плотности распределения вероятностей случайных процессов и может быть использовано при оперативных статистических измерениях в задачах автоматического управления технологического контроля, диагностики и т.д. Целью изобретения является повышение точности измер ения плотности распределения вероятностей для нестационарных случайных процессов с медленными измерениями вероятностных характеристик на интервале сглаживания. Анализатор содержит аналого-цифровой преобразователь , блок злементов 2И-Ш1И, регистр , два запоминающих устройства, счетчик, блок элементов задержки, триггер, четьфе элемента И, элемент 2И-ИЛИ. делитель частоты, управляющий триггер, элемент ШШ, вход запускающих импульсов, шину установки в нулевое состояние анализатора с соответствующими функциональными связями, что позволяет достигнуть поставленную цель« 1 ил. с € (Л с

СООЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕа1УЬЛИН

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

KF""

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

IlO ДЕЛАМ ИЗОБРЕТН1ИЙ И ОТНРЫТИЙ (21), 3800283/24-24 (22) 09.10.84

° (46) 30.07.86. Бкл. М 28 (71) Производственное объединение

"Краснодарский ЗИП" (72) Б.С.Демченко и В.Н.Андреев (53) 681.3(088.8) (56) Домарацкий А.Н., Иванов Л.Н., Юрлов Ю.И. Многоцелевой статистический анализ случайных сигналов. Новосибирск: Сибирское отделение "Наука", 1975, с. 38-39, р. 43.

Авторское свидетельство СССР

У 708868, кл. G 06 F 15/36, 1979. (54) .АНАЛИЗАТОР АМПЛИТУДНЫХ. РАСПРЕДЕЛЕНИЙ (57) Изобретение относится к цифровой вычислительной и электроизмерительной технике, предназначено для определения плотности распределения вероятностей случайных процессов и может быть использовано при опера„„SU„„1247894 А 1 (0 4 G 06 F 15/36 тивных статистических измерениях в задачах автоматического управления технологического контроля, диагностики и т.д. Целью изобретения является повышение точности измерения плотности распределения вероятностей для нестационарных случайных процессов с медленными измерениями вероятностных характеристик на интервале сглаживания. Анализатор содержит аналого-цифровой преобразователь, блок элементов 2И-ИЛИ, регистр, два запоминающих устройства, счетчик, блок элементов задержки, триггер, четыре элемента И, элемент

2И-HJIH. делитель частоты, управляющий триггер, элемент ИЛИ, вход запускающих импульсов, шину установки в нулевое состояние анализатора с соответствующими функциональными связями, что позволяет достигнуть поставленную цель. 1 ил.

47894 3 элемента 2И 12 и вторым входом первого элемента И 9.

Выход регистра 3 соединен с адрес- . ным входом ЗУ 4 и входом второго ЗУ 8, 5 вход записи которого соединен с выходом третьего элемента И 11. По сигналу, поступающему на вход записи второго ЗУ 8 от выхода третьего элемента И 11, производится запись содержимого регистра 3 и одновременный сдвиг всей ранее записанной информации на одну ячейку. Объем второго

ЗУ 8 N m-разрядных чисел (m определяется разрядностью дискретных отсчетов).

Число ячеек ЗУ 4 определяется числом уровней анализа (кодом дискретного отсчета).

Например; при 256 уровнях квантования входного сигнала используется

ЗУ 4 на 256 ячеек. Разрядность каждой ячейки ЗУ 4 определяется объемом выборки. При объеме выборки N =

= 32768 разрядность ЗУ 4 составляет

15 двоичных разрядов. Вход — выход

ЗУ 4 подсоединен к выходу — входу счетчика 5, а выход ЗУ 4 одновременно является выходом анализатора. По цепи от второго элемента

И 10 и первого элемента И 9 производится соответственно добавление к содержимому счетчика 5 единицы или вычитание от содержимого счетчика единицы. Делитель 14 частоты осу-, ществляет пересчет на N сигналов, поступающих по цепи запускающих импульсов 17, после чего на выходе делителя 14 появляется импульс, который устанавливает управляющий триг— 40 гер 15 в единичное состояние.

4 12

Изобретение относится к цифровой вычислительной и электроизмерительной технике, предназначено для определения плотности распределения вероятностей случайных процессов и может быть использовано при опера. тивных статистических измерениях в задачах автоматического управления, технологического контроля, диагностики и т,д, Целью изобретения является повышение точности измерения плотности

:распределения вероятностей для нестационарных случайных процессов с медленными измерениями вероятностных характеристик на интервале сглаживания.

На чертеже изображена функциональная схема анализатора сигналов.

Анализатор содержит аналого-цифровой преобразователь (АЦП) 1, блок

2 элементов 2И-ИЛИ. регистр 3, первое запоминающее устройство 4 (ЗУ), счетчик 5, блок 6 элементов задержки, триггер 7, второе запоминающее устройство 8, четыре элемента И 9-12, элемент 2И-ИЛИ 13, делитель 14 частоты, управляющий триггер 15, элемент

ИЛИ 16, 17 — вход запуска запускающих импульсов, 18 — шина установки в нулевое состояние анализатора..

АЦП 1 преобразует входной аналоговый сигнал X(t)..â дискретные отсчеты (цифровые коды). Разрядность цифрового кода определяется числом уровней квантования АЦП 1. Выходные цепи

АЦП 1 по числу двоичных разрядов в дискретном отсчете подключены к первому входу блока 2 элементов 2И-ИЛИ, первый и второй входы которого подсое дннены соответственно к первому и второму выходу триггера 7. Ко второму входу блока элемента 2И-ИЛИ 2 подсоединен выход второго запоминающего устройства 8.

Второе 3У 8 представляет собой бункерное ЗУ (регистровое ЗУ)„ в котор е можно одновременно записывать и считывать информацию, при записи нового дискретного отсчета все остальные ранее записанные дискретные отсчеты параллельно передвигаются на одну ячейку, а содержимое последней ячейки при этом выдвигается. Такое

ЗУ может быть построено, например, на микросхемах типа К100 2.

Вход разрешения чтения второго

ЗУ.8 соединен с выходом четвертого

При совпадении сигналов на первом и втором входах четвертого элемента И 12 на выходе его возникает

45 сигнал, разрешающий прохождение сигнала через второй вход элемента

2И-ИЛИ 13 на вход блока 6. Блок 6: элементов задержки представляет собой набор последовательно соединен ных элементов задержки (например, 50 набор последовательно соединенных интегральных логических элементов), сигналы с первого по пятый выходов которых совершают следукнцие действия соответственно: осуществляет

55 прием информации регистр 3, чтение информации с ЗУ 4, прием считанной информации из ЗУ 4 на счетчик 5, добавление или вычитание единицы из

3. 1247894 содержимого счетчика 5, запись информации в ЗУ 4 и одновременное управление триггером 7 по счетному входу.

Работа анализатора состоит из двух этапов. На первом этапе производится запись дискретных отсчетов во второе ЗУ 8 и с одновременным распределением событий по ячейкам памяти ЗУ 4 в зависимости от пребывания отсчета в данный момент в ус- 10 тановленном "дифференциальном коридоре" исследуемого процесса. На втором этапе осуществляется непрерывное слежение за входным процессом.

На первом этапе сигнал со входа

17 запускающих импульсов поступает через элемент 2И-ИЛИ 13 на вход блока 6 и через элемент ИЛИ 16 - на установочный вход триггера 7. Сигнал 20 с первого выхода триггера 7 разрешает прохождение дискретного отсчета от АЦП 1 через первый вход блока элементов 2И-ИЛИ на вход регистра

3, разрешает прохождение сигнала че- 25 рез третий элемент И 11 на вход записи второго ЗУ 8 и через второй элемент И 10 на вход добавления единицы в счетчик 5. По сигналу с первого выхода блока 6 производится запись дискретного отсчета на регистр

3, по сигналу со второго выхода блока 6 производится выбор ячейки памяти из ЗУ 4 по адресу, установленному на регистре 3, и одновременная запись дискретного отсчета во второе

° ЗУ 8 °

По сигналу с третьего выхода блока 6 элементов задержки производится перезапись считанной информации из 40

ЗУ 4 в счетчик 5 и по сигналу с четвертого выхода блока 6 производится добавление единицы к содержимому счетчика 5, а по сигналу с.пятого выхода блока 6 производится запись содержимого счетчика 5 в ЗУ 4 и по тому же адресу и изменение состояния триггера 7. Так как сигнал с пятого выхода блока 6 не проходит через второй вход элемента 2И-ИЛИ 13 на вход блока 6, то на этом заканчивается первый цикл обработки дискретного отсчета. На втором цикле аналогичным образом производится запись Во второе ЗУ 8 второго дискретного отсчета, его обработка и т.д. до тех пор, пока в ЗУ 8 не будут записаны N - 1 дискретных отсчетов.

Ha N цикле на выходе делителя 14 появляется сигнал, по которому триггер 15 разрешает прохождение сигнала через четвертый элемент И 12. После записи N-го дискретного отсчета в

ЗУ 8 и его обработки сигнал с пятоге . выхода блока 6 проходит на его вмод через 2И-ИЛИ 13, сигнал с второго выхода триггера 7 разрешает прохождение считанной информации со второго

ЗУ -8 через второй вход блока элементов 2И-ИЛИ 2, при этом по сигналу от первого выхода блока 6 на регистр 3 запишется первый дискретный отсчет (этот дискретный отсчет после записи

N дискретных отсчетов в ЗУ 8 параллельно сдвинут на N ячеек памяти).

По установленному коду, поступающему на адресный вход ЗУ 4, из ЗУ 4 считывается информация по сигналу со второго выхода блока 6, по сигналу с третьего выхода считанная информа-.ция перепишется на счетчик 5, где по сигналу с четвертого выхода от нее вычитается единица, что соответствует разрушению старой информации, а результат записывается в ту же самую ячейку ЗУ 4 °

Сигнал с пятого выхода блока 6 устанавливает триггер 7 в противоположное состояние, начиная с этого момента анализатор выходит на этап слежения за входной информатщей, при этом проводится запись вновь поступающего дискретного отсчета во второе

ЗУ 8, его обработка и вычитается вклад в плотность распределения вероятностей, произведенный выдвигаемым из ЗУ 8 дискретным отсчетом.

Формула изобретения

Анализатор амплитудных распределений, содержащий аналого-цифровой преобразователь, вход которого является входои анализатора, а выход соединен с первым входом блока элементов 2И-ИЛИ, выход которого подключен .к информационному входу ре гистра, выход которого соединен с адресным входои первого запоминающе

ro устройства, информационные вход и выход которого соединены со счетным входом и выходом счетчика, t входы вычитания и сложения единицы которого соединены соответственно с выходаии первого и второго элементов И, блок элементов задержки, пять

1247894

Составитель Э.Сечина

Техред M.Ходанич Корректор A.06Py аР

Редактор Н.Горват

Заказ 4128/50 Тираж á71 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, r. Ужгород, ул. Проектная, 4 выходов которого подключены соответственно к выходу управления записью регистра, входу разрешения считывания первого запоминающего устройства, входу разрешения записи информации счетчика, к первым объединенным входам первого и второго элементов И, к входу управления записью первого запоминающего устройства и счетному входу триггера, первый и второй выходы которого соединены соответственно с вторым и третьим входами блока элементов 2И-ИЛИ, отличающийся тем, что, с целью повышения точности, он содержит второе запоминающее устройство, третий и четвертый элементы

И, элемент 2И-ИЛИ, делитель частоты, управляющий триггер, элемент ИЛИ, выход которого соединен с установочным входом триггера, первый выход которого подключен к второму входу .второго элемента И и к первому входу третьего элемента И, второй выход триггера соединен с первым входом четвертого элемента И, второй вход которого соединен с выходом управляющего триггера, а выход подключен к первому входу элемента 2И-ИЛИ, к второму входу первого элемента И и входу разрешения считывания второго запоминающего устройства; вход разрешения записи которого соединен с выходом третьего элемента И. информационный вход соединен с выходом

1О регистра,. а выход второго запоминающего устройства подключен к четвертому входу блока элементов 2И-ИЛИ, второй вход третьего элемента И соединен с вторым выходом блока элементов задержки, пятый выход которого соединен с вторым входом элемента

2И-ИЛИ, третий вход которого объединен с входом делителя частоты и первым входом элемента ИЛИ и является входом запуска анализатора, второй вход элемента. ИЛИ объединен с установочным входом управляющего триггера и подключен к шине установки в

11 11 ноль анализатора, единичный вход управляющего триггера соединен с выходом делителя частоты, а выход подФ ключен к второму входу четвертого элемента И.