Устройство адресации памяти

Устройство адресации памяти

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может быть использовано при проектировании специа .лизированных ЭВМ с памятью, информационная емкость которой больше адресного пространства процессора. Целью изобретения является повышение быстродействия за счет аппаратного выбора требуемого блока памяти из расширенного адресного пространства. Устройство содержит четыре группы элементов И 17, 18, 20, 40, три дешифратора 19, 25, 27, регистр 24, блок 26 управления записью-считыванием, эле- , 1менты И 28-31, 39, 41, три элемента ИЛИ 32, 33, 42, элемент задержки 34, два блока 37, 38 памяти, два триггера 35, 36, входы и выходы устройства. Указанная совокупность признаков позволяет достигнуть цели изобретения. . (Л N9 :д 5

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕаЪБЛИН (192 (112

1 12 4 G Об F 9/36

А1

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ(СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

;(21) 3767669/24-24 (22) 13.07.84 (46) 15.08.86. Бюл.У 30 (72) А.И. Горбунов, Н.Н. Захарова, А.И. Ляхов и С.Л. Улыбин (53) 681.32(088.8) (56) Патент США У 4318175, кл. 364.200р опублик. 1982.

Авторское свидетельство СССР

У 999054, кл. G 06 Р 9/36. (54) УСТРОЙСТВО АДРЕСАЦИИ ПАМЯТИ (57) Изобретение относится к вычислительной технике и может быть использовано при проектировании специа.лизированных ЭВМ с памятью, информационная емкость которой больше адрес ного пространства процессора. Целью изобретения является повышение быстродействия за счет аппаратного выбора требуемого блока памяти нз расширенного адресного пространства. Устройство .содержит четыре группы элементов И 17, 18, 20, 40, три дешифратора 19, 25, 27, регистр 24, блок 26 управления записью-считыванием, эле менты Й 28-31, 39, 41, три элемента

ИЛИ 32, 33, 42, элемент задержки 34, два блока 37, 38 памяти, два триггера 35, 36, входы и выходы устройства.

Указанная совокупность признаков поз воляет достигнуть цеди изобретения., 125I076

Изобретение относится к вычислительной технике и может быть использовано при проектировании специализи. рованных ЭВМ с памятью, информационная емкость которой больше адресного пространства процессора.

Цель изобретения — повышение быстродействия за счет аппаратного выбора требуемого блока памяти из расширенного адресного пространства. 1О

На чертеже представлена функциональная схема устройства.

Устройство содержит вход 1 старших разрядов адреса устройства, вход 2 адреса, вход 3 младших разрядов адре" 15 са, вход 4 разрешения записи, вход 5 разрешения считывания устройства, выход 6 адреса устройства, выходы 7 выборки блока памяти устройства, вход

8 начальной установки устройства, м входы 9 †. 14 связи между элементами устройства, информационный вход 15 устройства, информационный выход 16 устройства, группы элементов И 17 и

18, дешифратор 19, группу элементов 25

И 20, вход 21 признака первой группы адресов устройства, вхоц 22 признака изменения номера группы адресов устройства, выход 23 признака ошибки адресации устройства, Регистр 24, дешифратор 25, блок 26 управления записьюсчитыванием, дешифратор 27, элементы

И 28 — 31 элементы ИЛИ 32 и 33, эле" мент задержки 34, триггеры 35 и 36, блоки памяти 37,и 38, элементы И 39, группа элементов И. 40, элемент И 41, 35 элемент ИЛИ 42.

Подключение групп блоков памяти к процессору осуществляется по приходу на входы 21 и. 22 устройства сигналов

40 признаков смены номера группы. Первым сигналом смены номера группы является сигнал возврата из прерывания, по которому осуществляется передача управления от операционной системы функциональным задачам. Вторым сигналом смены номера группы является сигнал прерывания, по которому осуществляется передача управления операционной системе от функциональной задачи либо по концу ее решения, либо по любой из причин прерывания. При приходе сиг- . нала на вход 22 адрес обращения с группы адресных входов устройства используется как признак, указывающий какой функциональной задаче конкретно перецается управление. В зависимости от этого адреса вырабаты.вается номер группы блоков памяти и передается в регистр устройства. При приходе сигнала на вход 21 обнуляет- ся регистр, что обеспечивает адресацию первой группы блоков памяти, содержащих весь комплект программ операционной системы.

На выходе 23 вырабатывается сигнал признака ошибки, который появляется в том случае, когда на вход 22 поступил сигнал, а адрес на адресных входах 13 не являетя адресом ни одной фиксированной ячейки из эон хранения стартовых и текущих адресов.

Предполагается, что как ячейки эоны хранения стартовых адресов, так и ячейки зоны хранения текущих адресов размещены в поле памяти ЭВМ не последовательно одна за другой, а вперемешку с ячейками не относящими" ся к этим зонам. Можно выделить в поле адресов две ограниченные не пересекающиеся друг с другом области, одна иэ которых содержит все ячейки эоны хранения стартовых адресов, а другая — все ячейки зоны хранения . текущих адресов. Размещение этих областей в поле памяти ЭВМ может быть произвольным, Блок 37 предназначен для того, чтобы определить к какой области памяти относится ячейка, адрес которой указан в адресной части команды. Для этого в блоке 37 хранятся признаки в виде двухразрядных слоев трех типов, которые делят поле памяти на области:

00 — адрес на входе устройства относится к области памяти, содержащей ячейки зоны хранения стартовых адресов;

01 — адрес на входе устройства относится к области памяти, содержащей ячейки зоны хранения текущих адресов;

1Х вЂ” адрес на входе устройства относится к областям, содержащим зоны хранения стартовых и текущих ад-. ресов (х=0,1).

При считывании из блока 37 признака Iх во время выполнения команды вырабатывается сигнал ошибки на выходе 23.

На адресные входы блока 37 подаются старшие разряды адресной константы с адресных входов 1, Блок 37 является предварительным дешифратором, который определяет к какой иэ трех областей памяти относится адресная константа, появляющаяся на вхо1251076 де 1. при выполнении команды "Boccraнонление ССП . Для дальнейшей дешифрации, т.е. для определения совпадения этой адресной константы,с конкретным фиксированным адресом какой-либо 5 ячейки из зоны хранения стартовых или текущих адресов, служит блок 38, который осуществляет дешифрацию адресной константы по ее младшим разрядам, поступающим с входа 3 и с выхода бло-10 ка 37. При совпадении младших разрядов адресной константы с младшими разрядами адреса какой-либо ячейки зоны хранения стартовых или текущих адресов из блока 38 считывается номер15 группы блоков памяти, содержащих функциональную задачу, за стартовым или текущим адресом которой произошло обращение. При несовпадении из блока

38 считывается сигнал ошибки. В пер- 20 вом случае информация, считанная иэ блока 38, имеет вид ХХ...ХО, где

ХХ...Х вЂ” К-разрядный номер группы блоков памяти (К вЂ” количество разрядов регистра 24), а Π— признак от в 25 сутствия ошибки. Во втором случае информация, считанная из блока 38, имеет вид ХХ...Х1, где ХХ...Х вЂ” любое

К-разрядное число, а 1 — признак ,ошибки. 30

Если в ходе вычислительного процесса возникло прерывание по команде

1Переход к диспетчерской программе" или внешнее прерывание, то на входе

Е1

21 появляется логическая "1, которая подается на второй вход элемента

ИЛИ 33. С выхода элемента ИЛИ 33 логическая "1" поступает на вход устаТаким образом, при совпадении адресной константы, появляющейся на адресных входах 1 и 3 при выполнении команды "Восстановление ССП", с адресом какай-либо ячейки зон хранения стартовых или текущих адресов блоки

37 .и 38 обеспечивают выработку номера группы блоков памяти, содержащих нужную функциональную задачу. При несовпадении блоки 37 и 38 вырабаты- 40 вают признак ошибки.

Устройство работает следующим образом.

Регистр 24 имеет определенный адрес, который дешифрируется дешифрато- 45 ром 27, на первые входы элементов И

28, 29 подаются единичные сигналы.

Если на управляющем входе 4 был сигнал 13апись", то открываются элементы И 29. На первые. входы элементов 50

И 30 подается логическая "1", и содержимое определенных разрядов входа

15 через элементы ИЛИ 32 записывается в регистр 24.

Если на управляющем входе 5 был 55 сигнал "Считывание", то открываются элементы И 28. На вторые нходы элементов И 31 подается логическая "1" и на выход 16 поступает содержимое регистра 24.

Наличие в регистре 24 определенного адреса позволяет рассматривать его как .активную ячейку памяти и обращаться к ней с помощью адресных инструкций, т.е. программным путем.

Допустим, что нсе разряды регистра

24 находятся в состоянии логического

1IP . Нулевая информация с выходов регистра 24 поступает на входы дешифратора 25. На первом выходе дешифратора 25 появляется логическая "!", которая подается на вторые входы элементов И 17 первой .группы. Дешифратор 19 по старшим разрядам адресной константы формирует логическую "1" на одном из выходов. Если логическая

"1" была сформирована на первом выходе дешифратора 19, то открывается первый элемент И 17 первой группы, обеспечивая выборку первого блока памяти первой группы.

Таким образом, блоки 26 в соответствии с адресной инструкцией, поступающей по адресному входу 2 и содержимому определенных разрядов входа

15 под управлением сигналов на управ ляющих входах, определяют состояние триггеров регистра 24 и на одном из выходов дешифратора 25 появляется логическая "1". Она открывает соответствующие элементы И 1.7 группы, обеспечивая выборку одного иэ блоков памяти дешифратором 19, состояние которого определяется старшими разрядами адресной константы на входе адреса 13. Выбранный блок памяти является открытым для адресации его ячеек при помощи младших разрядов адресной константы, поступающей по адресному входу 6 на другой вход блока.

Перед пуском устройства на управляющем входе 8 появляется сигнал

"Установка, который поступает на первый вход элемента ИЛИ 33. На выходе элемента ИЛИ 33 появляется логическая "1", которая поступает на вход установки в ноль регистра 24 и обнуляет его.

076

3 I25I нонки н коль регистра 24 и обнупяет его °

Таким образом, предлагаемое устрой ство по пуску и по прерыванию вычислительного процесса аппаратно подключает к процессору первую группу блоков памяти, содержащих программы операционной системы.

Если в ходе вычислительного про- !О цесса выполняется команда "Восстановление ССП", то на адресном входе 2 появляется адресная константа, которая содержится в адресной части ко. манды, а на входе 22 появляется логическая "1", которая поступает на вход элемента задержки! 34, Последни! имеет четыре выхода, на которых последовательно появляется пришедшая на вход логическая "1". С первого выхода элемента задержки 34 логическая

"1" поступает на установленный вход триггера 35 и устанавливает его в еди ничное состояние. С выхода триггера.

35 логическая "1" поступает на вход считывания блока 37, на адресные входы которого приходят старшие разряды адресной константы с адресных входов

l. Из блока 37 считывается двухразрядное слово старший разряд которо 30 го поступает на первый вход элемента

И 39, а младший разряд — на старший адресный вход блока 38. На остальные адресные входы блока 38 подаются младшие разряды адресной константы с адресных входов 3. С второго выхода элемента задержки 34 логическая "1" поступает йа установочный вход трИг-, гера 36 и устанавливает его в единичное состояние. С выхода триггера 36

40 логическая "1" поступает на вход считывания блока 38. Иэ последнего считывается (К+1) -разрядное слово, причем 1,-ый разряд этого слова (х -I...Ê) подается на первый нход i-го элемента И 40, выход которого соединен с вторым входам элемента ИЛИ 32 > --го блока 26. Разряд К+! подается на первый вход элемента И 41. С третьего выхода элемента задержки 34 логическая "1" поступает на вторые входы элементов И 40 и через элемент ИЛИ

32 i-ro блока 26 записывает содержимое i-го разряда слова, считанного из блока 38, в i-ый разряд регистра

24. Таким образом предлагаемое устрой- 55 ство по команде "Восстановление ССП" аппаратно подключает к процессору группу блоков памяти, содержащих функциональную задачу, к которой осущес. твляется переход по этой команде, Кроме того, логическая 1" с третьего выхода элемента задержки 34 поступает на вторые входы элементов

И 39 и 41, выходы которых соединены с первым и вторым входами второго .элемента ЦЛИ 42 соответственно. Если в старшем разряде слова, считанного из блоков 37, или в младшем разряде

I слова, считанного иэ блока 38, со-, держится логическая "1", то на выходе второго элемента ИЛИ 42 появляется логическая "1", которая передается на выход 23. Появление логической "1" на выходе 23 говорит о том, что адрес ная константа, пришедшая на адресные входы 2 во время появления, логической

"1" на входе 22, не является адресом ни одной фиксированной ячейки иэ зон

)хранения стартовых и текущих адресов, что возможно или при появлении помехи на входе 22; или при программной ошибке, когда н адресной части команды "Восстановление ССП" указываетая на правильный адрес.

С четвертого выхода элемента задержки 34 логическая "1" подается на нходы сброса триггеров 35 и 36 и сорасынает их в нулевое состояние. ормула из обретения Устройство адресации памяти, со" держащее три дешифратора, регистр, группу из к блоков управления записьюк считыванием, 2 групп элементов И, причем выходы элементов И групп с первой по 2 -ю подключены к выходам выборки блока памяти устройства, вход старших разрядов адреса которого подключен к входу первого дешифратора, -й выход которого подключен к первым входам i-х элементов И групп с первой по 2 -ю, (i=l,M, где M — кой. личестно элементов И в группе), вы- ход регистра подключен к входу второго дешифратора, 1-й выход которого подключен к вторым входам элементов

И j --й группы (j=1,2 ), блок упранлек ния записью-считыванием содержит четыре элемента И, причем 3-й выход регистра подключен к первому входу первого элемента И f.-ro блока управления записью-считыванием группы, (I=I К), второй вход и выход которого подключены соответственно к выхоцу второго элемента И, 8-го блока

76 8 адресному входу первого блока памяти, вход разрешения считывания которого подключен к выходу первого триггера, вход установки в "1" которого подключен к первому выходу элемента задержки, второй выход которого подключен к входу установки р "1" второго триггера, выход которого подключен к входу разрешения считывания второго блока памяти, адресный вход которого подклю", чен к входу младших разрядов адреса устройства, У-й разряд выхода второго. блока памяти подключен к первому к входу E-го элемента И 2 +1-й группы:, второй вход которого подключен к третьему выходу элемента задержки, (E=l,K) K+1-й выход второго блока памяти подключен к первому входу перво" го элемента И, третий выход элемента задержки подключен к второму входу первого и к первому входу второго эле- мента И, второй вход которого подключен к первому выходу первого. блока памяти, второй выход которого. подключен к адресному входу второго блока памяти, четвертый выход элемента за:держки подключен к входам установки в 0 первого и второго триггеров, входы признака изменения номера группы адресов и признака первой группы адресов устройства подключены соответственно к входу элемента задержки и к первому входу второго элемента

ИЛИ, второй вход и выход которого подключены соответственно к входу начальной установки устройства и к входу установки в "0" регистра, вход второго блока памяти подключен к адресному. выходу устройства

7 12510 ,управления записью-считыванием груп- пы и к выходу (-го разряда ннформа.— ционного выхода устройства, входы разрешения- считывания, разрешения записи и вход f-го разряда информационного входа которого подключены соответственно к первым входам второрого, третьего и четвертого элементов

И 2-го блока управления записью-считыванием, вторые входы второго и 10 третьего элементов и g-го блока управления записью-считыванием подключены к выходу третьего дешифратора, вход которого подключен к адресному входу устройства, выход третьего элемента 15

И 3-ro блока управления записью-считыванием подключен к второму входу четвертого элемента И Г-го блока yriравления записью-считыванием, о т л и ч а ю. щ е е с я тем, что, с целью по-щ вышения быстродействия, в него введе. ны два блока памяти, два триггера, два элемента И, два элемента ИЛИ, 2.+1-я группа элементов И и элемент задержки, в блок управления записью- 2S считыванием .дополнительно введен эле-мент ИЛИ, причем выход 1 .-го элемента к

И 2 +1-й группы подключен к первому входу элемента ИЛИ 0-го блока управления записью-считыванием, второй вход и выход которого подключены соответственно к выходу четвертого элемента И 1 .-ro блока управления записью. считыванием и к Р-у входу регистра, выход признакаошибкиадресации устрой35 ства подключен к выхоДу первого элемента ИЛИ, входы которого подключены соответственно к выходам первого ивторого элементов И, вход старших раз рядов адреса устройства подключен к

Составитель N. Силин

Техред И.Гайдош Корректор И.Муска

Редактор Г. Митейко

Заказ 4412/46

Тираж 671 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, E-35, Раушская наб., д, 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4