Устройство для тестового контроля цифровых блоков

Устройство для тестового контроля цифровых блоков

Иллюстрации

Показать все

Реферат

 

Изобретение относится к вычислительной технике и может, быть использовано при диагностике цифровых блоков. Цель изобретения - расшире ние класса решаемых задач за счет обеспечения процесса формирования тестов, параллельных процессу контроля . Устройство содержит буферный регистр, счетчик логических номеров, регистр набора, блок памяти, буферный блок памяти, счетчик длины вектора тестового набора, выходной коммутатор , блок микропрограммного управления , блок обмена с контролируемым цифровым блоком. В устройстве , распределение входов/выходов объекта контроля осуществляется не программно , а за счет введения блоков памяти. Когда содержимое счетчика логических номеров увеличивается на единицу, содержимое счетчика длины векторов уменьшается на единицу, что обеспечивает коммутацию нового логического номера и вьщачи нового теста. 1 з.п.ф-лы, 6 ил. % W с

СОЮЗ СОВЕТСКИХ

СоаЕЛИСТИЧЕСНИХ

РЕСПУБЛИК

А1

09) (И) uoW G 06 F»/26

OllHCAHHE ИЗОБРЕТЕНИЯ

Н A BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3832978/24-24 (22) 29.12.84 (46) 15.08.86, Бюл. 11 30 (71) Научно-производственное объединение "Импульс" им. XXV съезда КПСС (72) А.A. Борисенко, В. Г. Рябцев, А.Д. Стафеев, В.А. Черньппев и А.Ф. Шамарин (53) 681.3(088.8) (56) Авторское свидетельство СССР

М 516039, кл. G 06 F ll/26, 1974, Авторское свидетельство СССР

11 1075265, кл. G 06 Р 11/26) 1980. (54) УСТРОЙСТВО ДЛЯ ТЕСТОВОГО КОНТРОЛЯ ЦИФРОВЫХ БЛОКОВ, (57) Изобретение относится к вычислительной технике и может быть использовано при диагностике цифровых блоков. Цель изобретения — расшире" ние класса решаемых задач за счет обеспечения процесса формирования тестов, параллельных процессу контроля. Устройство содержит буферный регистр, счетчик логических номеров, регистр набора, блок памяти, буферный блок памяти, счетчик длины вектора тестового набОра, выходной ком" мутатор, блок микропрограммного управления, блок обмена с контролируемым цифровым блоком. В устройстве распределение входов/выходов объекта контроля осуществляется не программно, а за счет введения блоков памяти. Когда содержимое счетчика логических номеров увеличивается на единицу, содержимое счетчика длины векторов уменьшается на единицу, что обеспечивает коммутацию нового логического номера и выдачи нового теста. 1 з.п.ф-лы, 6 ил.!

251084

Изобретение относится к автомати. ке и вычислительной технике и может быть использовано для диагностики цифровых блоков.

Цель изобретения — расширения класса решаемых задач за счет обеспечения процесса формирования тестов параллельно процессу контроля.

На фиг.! представлена функциональная блок-схема устройства; на фиг.2 — блок микропрограммного управления; на фиг.3 — блок обмена с цифровым контролируемым блоком; на фиг, 4 — коммутатор входов/вьгходов и разрядный блок сравнения; на фиг.5 " буферный блок памяти; на фиг.6 " модификатор адреса.

Устройство (фиг.1) содержит шину ! задания начальных условий устрой" ства, шину 2 задания кода логического номера входа/выхода контролируемого цифрового блока, шину 3 за" дания кода физического адреса входа. выхода контролируемого цифрового блока шину задания длины вектора тестовой .последовательности устройства, группу 5 выходов результата контроля, буферный регистр 6, счетчик 7 логических номеров, регистр 8 набора, блок 9 памяти, буферн!ый блок

10 памяти, счетчик 11 длины вектора тестового набора, выходной коммутатор 12, блок 13 микропрограммного управления, блок 14 обмена с контролируемым цифровым блоком 14.

Блок 13 микропрограммного управления (фиг,2) содержит модификацию адреса, состоящий иэ коммутатора 15, программного регистра 16, блока 17 памяти микрокоманд, мультиплексора !8, шифратора 19, дешифратора 20, адресног o мультиплексора 21, блока 22 синхронизации, триггеров 23 и 24, элемента ИЛИ 25, а также блок 13 содержит блок памяти, образованный блоком памяти каналом 26, блоком памяти тестовых наборов 27, блоком 28 памяти кодов управления коммутатором входовг

ВЫХОДОВ.

Блок 14 обмена с контролируемым цифровым блоком (фиг ° -3) содержит узел памяти, образованный регистром

29 каналов, регистром 30 тестовьгх наборов, регистром 31 кодов управления коммутатором входов/выходов, коммутатор 32 входов/выходов, элемент

33 задержки, разрядный блок 34 срав5

1О

55 нения, элемент ИЛИ 35, коммутатор

36 результата.

Коммутатор входов/выходов (фиг ° 4) содержит вентили 37, регистр 38, .построенный на З -триггерах, Разрядный блок сравнения (фиг.4) построен на элементах И-НЕ 39, элементах 40 равнозначности, элементах

И-НЕ 41, регистрах 42, Буферный блок памяти (фиг.5) содержит блок 43 памяти и дешифратор

44 управления.

Мультиплексор адреса (фиг ° 6) содержит регистр 45 начального адреса тестового набора, коммутатор 46, адресный регистр 47, шифратор 48, регистр 39 конечного адреса тестового набора; схему 50 сравнения °

Устройство работает следующим об" разом, Цифровой контролируемый блок подключается к входам/выходам коммутатора входов/выходов блока обмена с контролируемым цифровым блоком (объект контроля не показан).

В тесте содержится таблица соответствия логических номеров контролируемого цифрового блока его физическим контактам выходных разъемов.

В блок памяти 9 шины 3 задания кода физического адреса входа/выхода уст" ройства записываются физические номера контактов контролируемого цифрового блока, соответствующие логичес" ким номерам, Запись информации в блок 9 памяти осуществляется следующим образом.

Код логического номера контакта цифрового контролируемого блока через шину 2 заносится в счетчик ? логических номеров.

По данному адресу в блок 9 памяти заносится код физического адреса контакта контролируемого блока с шины

3. С шины 1 задания начальных условий в блок 13 микропрограммного управления заносятся микропрограммы работы. Адрес микрокоманд заносится в буферный регистр 6, коды микрокоманд — в память микрокоманд 17, начальный адрес теста — в регистр 45 начального адреса тестового набора, а конечный адрес заносится в регистр

49 конечного адреса тестового набора, коды частоты функционального контроля и временного положения строба контроля, обеспечивающего прием информации с контролируемого цифрового

1251084 блока, заносятся в блок 22 синхронизации, В тестовом наборе, необходимом для каждого такта контроля, содержатся входные воздействия и эталлон- 1 ные реакции, коды маскирования каналов цифрового блока и коды упранления коммутатором входов/выходов.

В начале тестовый набор заносится в буферный блок памяти 10 следующим образом.

В буферный регистр 6 заносится код выбранного запоминающего устройства. В счетчик 7 логических номеров заносится начальный логический номер контакта цифрового контролируемого блока. В счетчик 11 длины векторов заносится код длины группы шин, ко- . торым соответствует данная тестовая последовательность. Тестовый набор заносится к регистр 8 набора, Код информации блока 9 памяти при помощи дешифратора 44 управления выбирает информационный разряд буферного блока 10 памяти, н который записывается код информации старшего разряда регистра 8 набора, Запись осуществляется по микрокоманде, формируемо дешифратором 20. По микрокоманде блока информации-адреса увеличина- 30 ется на единицу значение счетчика 7 логических номеров и уменьшается на единицу состояние счетчика 11 длины векторов тестового набора, а также осуществляется сдвиг влево информа" ции н регистре 8 набора. Процесс за", писи информации выполняется по новому информационному разряду буферного блока 10 памяти, Приведенные операции повторяются до тех пор,пока содержимое счетчика 11 длины векторов не станет равно нулю.

При этом на микрокоманде блока 13 микропрограммного управления включается триггер 23 и через элемент 45

ИЛИ 35 осуществляется блокировка тактовых сигналов, поступающих с выхода блока 22 синхронизации.

После изменения содержимого буферного регистра 6 н регистр 8 набора заносится информация нового значения ,теста, и процесс записи повторяется.

Таким образом, в буферный блок памяти !О заносятся данные, необходимые для одного такта контроля.

Запись информации буферного блока

10 памяти в блоки 26, 27 и 28 памяти осуществляются следующим образом.

Код выборки устройств заносится в буферный регистр 6, информация с выходов буферного блока 10 памяти подается на информационные входы блоков 26, 27 и 28 памяти. В регистр 45 начального адреса тестового набора заносится код начального адреса теста. В программный регистр 16 заносится адрес подпрограммы записи информации в блоки 26, 27 и 28 памяти. По микрокоманде, поступающей с ныхода дешифратора 20, осуществляется запись информации из буферного блока 10 памяти в выбранный блок памяти. Операции повторяются для всех типов устройств, при этом в буферный регистр 6 предварительно заносятся коды выборки соответствующих блоков устройства.

После перезаписи информации из блока 10 памяти в блоки 26> 27, 28 памяти н буферный блок 10 памяти заносится только изменения в тестовой последовательности последующего такта. После заполнения информацией блоков 26, 27 и 28 в регистр 49 конеч" ного адреса тестоной последовательности заносится код конечного адреса»

В программный регистр 16 заносится начальный адрес программы ныдачи тестов.

Затем запускается блок 22 синхронизации, который обеспечивает выдачу тактовых импульсон, поступающих на входы регистров блока 13 микропрограммного управления. Кроме того, блок 22 синхронизации вьщает стробирующий сигнал, обеспечивающий прием информации с выходов контролируемого цифрового узла в регистр 38, построенный на триггерах, По микрокоманде !блока. 13 микроппрограммного управления код начального адреса из регистра 45 начального адреса тестового набора заносится в адресный регистр 47 адреса тестовых воздействий. Выбранная по данному адресу информация из блоков 26, 27 и

28 заносится в соответствующие регистры 29, 30 и 31 блока памяти.

Информация с выхода регистра 31 управления коммутаторов входов/выходов обеспечивает управление коммутатором входов/выходов 32 с выхода регистра 30 тестовых наборов, коды воздействий.и эталонных реакций пос. тупают соОтветственно на входы груп пы вентилей 37 с тремя состояниями и входы элементов 40 равнозначности

12S1

Коды воздействий через вентили 37 с тремя состояниями поступают на контролируемый блок 14, Реакция объекта контроля запоминается регис. тром 40„ код выходов которого поступает на другие входы элементов 40 равнозначности. В разрядном блоке

34 сравнения обеспечивается сравнение эталлоных и считанных реакций только тех разрядов, по которым на 10 соответствующие элементыИ-НЕ 39 пос" тупают сигналы высокого уровня напряжения с выходов регистра 29 масок каналов. Результаты сравнения через элементы И-НЕ 41 поступают на ин- 15 формационные регистры 42, которые фиксируют отказы„ обнаруженные в объекте контроля. В каждом следующем такте контроля код с выхода адресного регистра 47 увеличивается на 20 единицу при помощи шифратора 48, Новое значение кода адреса тестового слова через коммугатор 46 заносится в адресный регистр 47 и обеспечивает выборку из блоков 26, 27, 28 памяти информации для нового такта контроля.

Процесс формирования теста продолжается до тех пор, пока содержимое адресного регистра 47 не станет равно коду регистра 49 конечного адреса ЗО тестового набора. Сигнал с выхода схемы 50 сравнения поступает на управляющий вход мультиплексора 18 что обеспечивает перевод адресного регистра 47 в режим хранения инфор" мации, и новая тестовая последова" тельность не формируется, Результаты контроля с выходов разрядного блока

34 сранения через элемент ИЛИ 35 поступают на управляющий вход мульти-, плексора 18, что обеспечивает фиксирование результата "Конец проверки" или "Брак" в триггерах 25 и 24 и выдачу сообщения элементами индикации (не показаны).

На индикацию можно передавать данные, поступающие с выходов коммутатора 36 результата и выходного коммутатора 12, Для выдачй данных блока 14 обмена 5О с контролируемым блоком на индикацию необходимо в счетчик 7 логических номеров занести начальный логический номер контакта объекта контроля, а в счетчик ll длины векторов — код дли- >> ны вектора. В программный регистр: 16 заносится начальный адрес микропрограммы выдачи результатов контроля.

084 б В буферный регистр 6 заносится код выбираемого регистра, который перек" лючает необходимое направление коммутатора 36 результата. Код с,выхода блока 9 памяти выбирает необходимый информационный разряд при помощи выходного коммутатора 12. По микрокоманде блока 13 микропрограммного управления в регистр 8 набора эано" сится информация с выхода выходного коммутатора 12. Затем содержимое счетчика 7 логических номеров уреличивается на единицу, а счетчик длины векторов 11 уменьшается на единицу, что обеспечивает коммутацию информации нового логического номера.

Процесс заполнения регистра 8 набора продолжается до тех пор, пока содержимое счетчика 11, длины векторов не станет равным нулю, Информация с выходов регистра 8 набора выводится на индикацию, что позволяет локализовать неисправности объекта контроля,.

Формула из обре те нйя

1, Устройство для тестово о конт" роля цифровых блоков, содержащее регистр набора, счетчик длины вектора тестового набора, выходной коммутатор, буферный регистр, блок памяти и блок обмена с контролируемым цифровым блоком, о т л и Ч а ю щ е е с я тем, что, с целью расширения класса решае" мых задач sa счет обеспечения процесса формирования тестов параллельно процессу контроля, оно содержит счетчик логических номеров, буферный блок памяти, блок микропрограммного управления и блок обмена -с контролируе"

mm цифровым блоком, содержащий узел памяти, регистр входов/выходов, коммутатор входов/выходов, разрядный блок сравнения, элемент задержки, эле мент ИЛИ и коммутатор результата, причем информационные входы буферного регистра и группа .входов кода ло" гических условий блока микропрограммного управления подключены к шине зацания начальных условий устройства, информационные входы счетчика логических номеров подключены к шине задания кода логического номера входа/ 4ыхода контролируемого цифрового блока устройства,. информационные входы блока памяти подключены к шине задания кода физического адреса входа/

)выхода контролируемого цифрового блока устройства, информационные

1251084 входы счетчика длины вектора тесто вого набора подключены к шине зада- ния длины вектора тестовой последовательности устройства, группа ннфор мационных входов регистра набора 5 подключена к шине задания кода тестового набора устройства, группа выхо". дов признаком микрокоманд буферного регистра соединена с группой информационных входов буферного блока па- » мяти, группа выходов признаков адреса буферного регистра соединена с группой входов кода логической операции блока микропрограммного управления, группа входов начальной загрузки которого соединена с группой выхоДов буферного блока памяти, адресные входы которого соединены с группой выходов блока памяти и группой адресных входов выходного ком" мутатора, выход которого соединен с информационным входом регистра набора, и-й выход кеторого (где и-длина тестового набора) соединен с вхо " дом считывания буферного блока памяти, разрядные выходы счетчика логических номеров соединены с адресными входами блока памяти, выход нулевого разряда счетчика длины вектора тестового набора и выход элемен" 30 та ИЛИ соединены с входами управления переходом. блока микропрограммно"

ro управления, выход признака син хронизации блока микропрограммного управления соединен со стробирующим входом коммутатора входов/выходов и через элемент задержки с входом синхронизации разрядного блока сравнения, группа выходов "равно" всех разрядов сравнения которого 4О соединена с группой входов элемента

ИЛИ и с первой группой информационных входов коммутатора результата, выходы которого соединены с информационными входами выходного коммутатора, выходы признаков микрокоманд блока микропрограммного управления соединены с информационными входами узла памяти блока обмена с контро" лируеиым цифровым блоком, группа вы- 5О ходов признаков номеров входов/выходов которого соединена с группой входов разрешения соответствующих разрядов разрядного блока сравнения и с группой управляющих .входов коммутатора результата, первая группа информационных входов разрядного блока сравнения соединена с группой выходов признака эталонной реакции узла памяти блока об мена с контролируемым цифровым блоком, вторая группа информационных входов разрядного блока сравнения соединена с группой выходов коммута-. тора входов/выходов и второй группой информационных входов коммутатора результата, третья группа информационных входов которого соединена с группой выходов признаков тестового набора узла памяти блока обмена с контролируемым цифровым блоком и с группой информационных входов ком" мутатора входов/выходов, четвертая группа информационных входов которо" го,соедйнена с группой выходов буферного регйстра, .группа управляющих входов коммутатора входов/выходов соединена с группой выходов признаков входов/выходов узла памяти блока обмена с контролируемым цифровым бло» ком, группа входов/выходов коммутатора результата соединена с группой входов/выходов контролируемого цифрового блока, первый, второй, третий и четвертый разрядные выходы второй группы адресных выходов блока, микро. программного управления соединены с синхровходом регистра набора, с-суммирующим входом счетчика логических номеров, с входом записи буферного блока памяти и с вычитающим входом счетчика длины вектора тестового набора соответственно, группы выходов регистра набора является группой выходов результата контроля устройства.

2. Устройство по п.), о т л и ч аю щ е е с я тем, что,блок мнкропро" граммного управления содержит блок модификации адреса и блок памяти, причем группа входов кода логических .условий блока модификации адреса соединена с группой входов кода логических условий блока, группа входов кода логической операции которого соединена с группой входов выбора полей блока памяти, группа информационных входов которого соединена с группой входов начальной загрузки блока, входы управления переходом которого соединены с входами управления переходом блока модификации адреса, первая группа адресных выходов которого соединена с группой адресных входов блока памяти, вход считывания которого ,соединен с выходом признака перехода

1251 к следующему адресу микрокоманды блока модификации адреса, вьжод признака синхронизации контролируемого цифрового блока которого соединен с выходом признака синхронизации блбка, 5 .выходы блока памяти соединены с выходами признаков мнкрокоманд блока„

084, )0 первый, второй, третий и четвертый разрядные выходы второй группы адресных вьжодов которого соединены с первым, вторым, третьим и четвертым разрядными выходами второй группы адресных выходов блока модификации адреса.!

251084

Ою2

Om2

Om

Om 25

От 29

Фиг. Ф

125108ф

Отб Отн 0m 9

8,27, Составитель А. Сиротская

Техред Корректор И. Муска

Редактор g, Иитейко

Заказ 4412/46 бирж 671 И 1 андо в Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб,, д,4/5

Производственно-полиграфическое предприятие, у. Узгород. ул. Проектная, 4